JPWO2012107994A1 - レーザダイオード駆動回路 - Google Patents

Abstract

ＬＤ（レーザダイオード）１と、変調電流差動駆動回路４０と、バイアス電流差動駆動回路４１と、ＬＤ１のアノードと正電源３０との間に接続される第１のインダクタンス２と、ＬＤ１のカソードとバイアス電流差動駆動回路４１の逆相出力端子２４ｂとの間に接続される第２のインダクタンス３と、一端がＬＤ１のアノードと第１のインダクタンス２との接続点Ｎ１に接続され他端が変調電流差動駆動回路４０の逆相出力端子２１ｂに接続された第１の抵抗４と、一端がＬＤ１のカソードと第２のインダクタンス３との接続点に接続され他端が変調電流差動駆動回路４０の正相出力端子２１ａに接続された第２の抵抗５と、を備え、接続点Ｎ１にバイアス電流差動駆動回路４１の正相出力端子２４ａが接続されたレーザダイオード駆動回路。

Description

本発明は、アクセス系光通信システムの一つの方式であるＰＯＮ（Passive Optical Network）システムの加入者終端装置（ＯＮＵ：Optical Network Unit）の送信部に設けられるレーザダイオード駆動回路に関するものである。

従来、光ファイバを用いた公衆回線網を実現する方式として、ＰＯＮシステムと呼ばれるポイント・トゥ・マルチポイントのアクセス系光通信システムが広く用いられている。

ＰＯＮシステムは、局側装置である１台のＯＬＴ（Optical Line Terminal）と、光スターカプラを介して接続される複数の加入者端末装置であるＯＮＵにより構成される。多数のＯＮＵに対して、ＯＬＴと伝送路である光ファイバの大部分は共有できるため運用コストの経済化が期待できることや、受動部品である光スターカプラには給電が必要なく屋外設置が容易であり、信頼性も高いという利点があることから、ブロードバンドネットワークを実現する切り札として近年活発に導入が進められている。

例えば、ＩＥＥＥ８０２．３ａｈで規格化されている伝送速度が１．２５Ｇｂｉｔ／ｓのＧＥ−ＰＯＮ（Gigabit Ethernet（登録商標）- Passive Optical Network）においては、ＯＬＴからＯＮＵへの下りは、光波長１．４９μｍ帯を用いた同報通信方式を用い、各ＯＮＵは割り当てられたタイムスロットの自局宛データのみ取り出す。一方、各ＯＮＵからＯＬＴへの上りは、光波長１．３１μｍ帯を用い、各ＯＮＵのデータが衝突しないように送出タイミングを制御する時分割多重通信方式を用いている。

上記のようなＰＯＮシステムの上り方向の通信においては、各ＯＮＵの光送信部は、送出タイミングに応じて上りのバースト光データ信号を発生しているが、バースト光データ信号を高速に発生するため半導体レーザダイオード（ＬＤ）の差動駆動が有効であり、例えば特許文献１においては、ＬＤの差動駆動に関する技術が提案されている。

特開２００８−４１９０７号公報

しかしながら、上記特許文献１に示された技術では、バースト的にＬＤへバイアス電流を流した場合、ＬＤの差動駆動を実現する正電源とＬＤのアノードと間に接続されたインダクタンスにより、過渡的に逆起電圧が発生するため、バイアス電流駆動回路の出力電位が負電源近くまで低下し、この影響によりこのバイアス電流駆動回路内の出力トランジスタがＯＦＦとなる時間が発生する。この動作により、バイアス電流を流し初めてから設定電流が供給されるまでには所定の時間を要するため、バースト発光が遅くなり伝送効率が劣化するという問題があった。

本発明は、上記に鑑みてなされたものであって、ＰＯＮシステムの伝送効率を向上させることが可能なレーザダイオード駆動回路（以下「ＬＤ駆動回路」と称する）を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、電流信号を光信号に変換するレーザダイオードと、前記レーザダイオードにバイアス電流を供給するバイアス電流駆動回路と、前記レーザダイオードに変調電流を供給する変調電流駆動回路と、前記レーザダイオードのアノードと、正電源との間に接続される第１のインダクタンスと、前記レーザダイオードのカソードと、前記バイアス電流駆動回路の逆相出力端子との間に接続される第２のインダクタンスと、一端が前記レーザダイオードのアノードと、前記第１のインダクタンスとの接続点に接続され、他端が前記変調電流駆動回路の逆相出力端子に接続された第１の抵抗と、一端が前記レーザダイオードのカソードと、第２のインダクタンスとの接続点に接続され、他端が前記変調電流駆動回路の正相出力端子に接続された第２の抵抗と、を備え、前記レーザダイオードのアノードと前記第１のインダクタンスとの接続点に、前記バイアス電流駆動回路の正相出力端子が接続されていることを特徴とする。

この発明によれば、ＬＤのアノードと第１のインダクタンスとの接続点にバイアス電流駆動回路の正相出力端子を接続するようにしたので、ＰＯＮシステムの伝送効率を向上させることができる、という効果を奏する。

図１は、一般的なＰＯＮシステムの構成を示す図である。 図２は、本発明の実施の形態１にかかるＬＤ駆動回路の構成を示す図である。 図３は、図２に示される変調電流差動駆動回路とバイアス電流差動駆動回路の実施例を示す図である。 図４は、ＬＤに入力されるＬＤ駆動電流の波形とＬＤからのＬＤ出力光の波形とを概念的に示す図である。 図５は、変調信号とバイアス信号とＬＤ駆動電流とＬＤ出力光との関係を示す図である。 図６は、従来のＬＤ駆動回路の構成を示す図である。 図７は、図６に示されるＬＤ駆動回路によるシミュレーション結果を示す図である。 図８は、図６に示されるＬＤ駆動回路によるＬＤ出力光の安定時間と伝送効率とを示す図である。 図９は、本発明の実施の形態１にかかるＬＤ駆動回路によるシミュレーション結果を示す図である。 図１０は、本発明の実施の形態２にかかるＬＤ駆動回路の構成を示す図である。 図１１は、図１０に示される変調電流差動駆動回路とバイアス電流差動駆動回路の実施例を示す図である。 図１２は、本発明の実施の形態３にかかるＬＤ駆動回路の一の構成例を示す図である。 図１３は、本発明の実施の形態３にかかるＬＤ駆動回路の他の構成例を示す図である。 図１４は、本発明の実施の形態３にかかるＬＤ駆動回路によるシミュレーション結果を示す図である。 図１５は、本発明の実施の形態４にかかるＬＤ駆動回路の一の構成例を示す図である。 図１６は、本発明の実施の形態４にかかるＬＤ駆動回路の他の構成例を示す図である。 図１７は、本発明の実施の形態１および３に示される変調電流差動駆動回路の他の構成例を示す図である。 図１８は、本発明の実施の形態２および４に示される変調電流差動駆動回路の他の構成例を示す図である。 図１９は、実施の形態２、４に示したインピーダンス素子をインダクタンスとして構成した場合の例を示す図である。 図２０は、実施の形態２、４に示したインピーダンス素子を抵抗として構成した場合の例を示す図である。 図２１は、実施の形態２、４に示したインピーダンス素子をインダクタンスと抵抗との直列回路として構成した場合の例を示す図である。

以下に、本発明にかかるＬＤ駆動回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、一般的なＰＯＮシステムの構成を示す図である。ＰＯＮシステムは、局側装置である１台のＯＬＴと、光スターカプラを介して接続される複数の加入者端末装置であるＯＮＵ１〜ＯＮＵｎと、により構成される。ＰＯＮシステムでは、ＯＮＵ１〜ＯＮＵｎからＯＬＴに対する通信方向である上り系において、アクセス方式が時分割多重方式と規定されているので、ＯＮＵ１〜ＯＮＵｎからＯＬＴに対しては、パケット１−１〜１−ｎが間欠的に送出される。また、ＯＮＵ１〜ＯＮＵｎからのパケット１−１〜１−ｎが送出されるタイミングは、パケット１−１〜１−ｎがＯＬＴ内の光受信器（図示省略）で重ならないように調整されている。なお、ＯＬＴからＯＮＵ１〜ＯＮＵｎまでの距離が異なるため、図１の上側に示すようにＯＬＴ内の光受信器が受信する各パケット１−１〜１−ｎの光強度は異なるものとなる。実施の形態１にかかるＬＤ駆動回路は、ＯＮＵ１〜ＯＮＵｎに適用されるものであり、以下その構成および動作を詳細に説明する。

図２は、本発明の実施の形態１にかかるＬＤ駆動回路の構成を示す図であり、図３は、図２に示される変調電流差動駆動回路（以下「変調電流駆動回路」と称する）４０とバイアス電流差動駆動回路（以下「バイアス電流駆動回路」と称する）４１の実施例を示す図である。

図２において、実施の形態１にかかるＬＤ駆動回路は、主たる構成として、電流信号を光信号に変換するＬＤ１と、バースト的なバイアス電流を供給するバイアス電流駆動回路４１と、変調電流をバイアス電流に重畳してＬＤ１に供給する変調電流駆動回路４０と、ＬＤ１のアノード側と正電源３０との間に接続される第１のインダクタンス２と、ＬＤ１のカソード側とバイアス電流駆動回路４１の逆相出力端子２４ｂとの間に接続される第２のインダクタンス３と、一端がＬＤ１のアノードと第１のインダクタンス２との接続点Ｎ１（以下単に「接続点Ｎ１」と称する）に接続され他端が変調電流駆動回路４０の逆相出力端子２１ｂに接続された第１の抵抗４と、一端がＬＤ１のカソードと第２のインダクタンス３との接続点に接続され他端が変調電流駆動回路４０の正相出力端子２１ａに接続された第２の抵抗５と、を有して構成されている。

さらに、実施の形態１にかかるＬＤ駆動回路は、バイアス電流駆動回路４１の正相出力端子２４ａが接続点Ｎ１に接続された構成を有している。

変調電流駆動回路４０には、上述した正相出力端子２１ａおよび逆相出力端子２１ｂが設けられると共に、変調電圧信号入力端子２０ａ、２０ｂと変調電流設定端子２２とが設けられている。正相出力端子２１ａおよび逆相出力端子２１ｂは、変調電流駆動回路４０の差動電流信号出力端子として機能する。変調電圧信号入力端子２０ａ、２０ｂには相補的な２つの入力信号（バースト信号）が入力される。

バイアス電流駆動回路４１には、上述した正相出力端子２４ａおよび逆相出力端子２４ｂが設けられると共に、差動電圧信号入力端子２３ａ、２３ｂとバイアス電流設定端子２５とが設けられている。差動電圧信号入力端子２３ａ、２３ｂには相補的な２つの入力信号が入力される。正相出力端子２４ａおよび逆相出力端子２４ｂは、バイアス電流駆動回路４１の差動電流信号出力端子として機能する。

第１の抵抗４および第２の抵抗５は、ダンピング抵抗として作用し、ＬＤ１のインピーダンスと変調電流駆動回路４０の出力インピーダンスとのインピーダンス不整合を緩和するためのものである。第１のインダクタンス２は、変調電流駆動回路４０から変調電流が出力された際に高インピーダンスとなることにより、正電源３０を高周波的に浮かせてＬＤ１を駆動するためのものである。第２のインダクタンス３は、バイアス電流駆動回路４１の出力インピーダンスを上げることで、変調電流駆動回路４０からの変調電流がバイアス電流駆動回路４１へ流入することを抑制するためのものである。

図３において、変調電流駆動回路４０は、第１のＭＯＳトランジスタ６と、第２のＭＯＳトランジスタ７と、第１のＭＯＳトランジスタ６のソースおよび第２のＭＯＳトランジスタ７のソースの接続点と負電源３３との間に設けられ変調電流設定端子２２からの設定値により定まる電流を供給する電流源８と、を有して構成されている。

第１のＭＯＳトランジスタ６と第２のＭＯＳトランジスタ７は、相補的な２つの入力信号により駆動される差動回路を構成する。第１のＭＯＳトランジスタ６のゲートには変調電圧信号入力端子２０ａが接続され、第１のＭＯＳトランジスタ６のドレインには逆相出力端子２１ｂが接続される。第２のＭＯＳトランジスタ７のゲートには変調電圧信号入力端子２０ｂが接続され、第２のＭＯＳトランジスタ７のドレインには正相出力端子２１ａが接続される。このように、変調電流駆動回路４０は、第１のＭＯＳトランジスタ６および第２のＭＯＳトランジスタ７のドレインが、変調電流駆動回路４０の正相出力および逆相出力となるように構成されている。

バイアス電流駆動回路４１は、第３のＭＯＳトランジスタ９と、第４のＭＯＳトランジスタ１０と、第３のＭＯＳトランジスタ９のソースおよび第４のＭＯＳトランジスタ１０のソースの接続点と負電源３３との間に設けられバイアス電流設定端子２５からの設定値により定まる電流を供給する電流源１１と、を有して構成されている。

第３のＭＯＳトランジスタ９と第４のＭＯＳトランジスタ１０は、相補的な２つの入力信号により駆動される差動回路を構成する。第３のＭＯＳトランジスタ９のゲートには差動電圧信号入力端子２３ａが接続され、第３のＭＯＳトランジスタ９のドレインには逆相出力端子２４ｂが接続される。第４のＭＯＳトランジスタ１０のゲートには差動電圧信号入力端子２３ｂが接続され、第４のＭＯＳトランジスタ１０のドレインには正相出力端子２４ａが接続される。このように、バイアス電流駆動回路４１は、第３のＭＯＳトランジスタ９および第４のＭＯＳトランジスタ１０のドレインが、バイアス電流駆動回路４１の正相出力および逆相出力となるように構成されている。図３に示されるＶｄｓ５０は、実施の形態１にかかるバイアス電流駆動回路４１に設けられた第３のＭＯＳトランジスタ９のドレイン・ソース間電圧である。

次に、本発明の実施の形態１にかかるＬＤ駆動回路の動作を説明する。

図４は、ＬＤ１に入力されるＬＤ駆動電流の波形とＬＤ１からのＬＤ出力光の波形とを概念的に示す図であり、図５は、変調信号とバイアス信号とＬＤ駆動電流とＬＤ出力光との関係を示す図である。

図４において、横軸にはＬＤ駆動電流（ＩＬＤ）が示され、縦軸にはＬＤ出力光パワー（Ｐｏ）が示され、曲線は、ＬＤ１の特性曲線を示す。バイアス電流は、バイアス電流駆動回路４１の正相出力端子２４ａまたは逆相出力端子２４ｂから出力される電流を示し、変調電流は、変調電流駆動回路４０の正相出力端子２１ａまたは逆相出力端子２１ｂから出力される電流を示す。ＬＤ駆動電流波形は、変調電流にバイアス電流を重畳した電流の波形を表す。

そして、ＬＤ１には、バイアス電流が供給されると共に、変調電流駆動回路４０によるベースバンド信号（バースト信号） に応じた変調電流が供給されるため、ＬＤ１からはその両電流に応じて、図４に示されるようなＬＤ出力光が出力される。ＬＤ１の発光には、変調電流が歪まないようなバイアス電流が必要である。

図５に示される変調信号は、変調電流駆動回路４０の変調電圧信号入力端子２０ａまたは変調電圧信号入力端子２０ｂに入力される信号であり、差動対を成す第１のＭＯＳトランジスタ６、第２のＭＯＳトランジスタ７によって図４に示される変調電流に変換される。図５に示されるバイアス信号は、バイアス電流駆動回路４１の差動電圧信号入力端子２３ａまたは差動電圧信号入力端子２３ｂに入力される信号であり、差動対を成す第３のＭＯＳトランジスタ９、第４のＭＯＳトランジスタ１０によって図４に示されるバイアス電流に変換される。

ＰＯＮシステムのＯＮＵでは、バースト的に光を発光する必要がある事から、図５に示されるＬＤ駆動電流（変調電流およびバイアス電流）がバースト的にＬＤ１に印加される事により、ＬＤ１からは図５に示すようなＬＤ出力光（バースト光）が発生する。

本実施の形態にかかるＬＤ駆動回路では、図３に示すように、バイアス電流駆動回路４１の正相出力端子２４ａを接続点Ｎ１に接続する事により、第１のインダクタンス２を流れる電流は変化しないため、第１のインダクタンス２に起因する逆起電圧が抑制される。また、第２のインダクタンス３による逆起電圧は、第１のインダクタンス２および第２のインダクタンス３のインダクタンスの値を、第１のインダクタンス２＞＞第２のインダクタンス３とする事により小さくなる。

次に、実施の形態１にかかるＬＤ駆動回路による効果を従来技術と対比して説明する。

図６は、従来のＬＤ駆動回路の構成を示す図であり、図７は、図６に示されるＬＤ駆動回路によるシミュレーション結果を示す図であり、図８は、図６に示されるＬＤ駆動回路によるＬＤ出力光の安定時間と伝送効率とを示す図である。

図６に示されるＬＤ駆動回路は、上記特許文献１に示される回路である。以下、実施の形態１にかかるＬＤ駆動回路と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。

図６に示される従来のＬＤ駆動回路は、実施の形態１にかかるＬＤ駆動回路と以下の点が異なる。すなわち、一端が第１のＭＯＳトランジスタ６に接続され他端が正電源３１に接続された第５の抵抗１２と、一端が第２のＭＯＳトランジスタ７に接続され他端が正電源３１に接続された第６の抵抗１３と、を有している点が異なる。さらに、図６に示される従来のＬＤ駆動回路では、第４のＭＯＳトランジスタ１０のドレインが正電源３２に接続されている。なお、図６に示されるＶｄｓ１は、従来のバイアス電流駆動回路４１に設けられた第３のＭＯＳトランジスタ９のドレイン・ソース間電圧である。

図７の上段には、図６に示される差動電圧信号入力端子２３ａ（正相入力端子）への入力電圧（バイアス信号）の波形が示されている。図７の中段には、図６に示される逆相出力端子２４ｂから出力される出力電流（バイアス電流）の波形が示され、図７の下段には、図６に示されるＶｄｓ１の波形が示される。

図７の上段に示される入力電圧が正相入力端子２３ａに入力された場合、逆相出力端子２４ｂには、図７の中段に示すような出力電流が現れる。図７の中段に示される出力電流の波形の立ち上がりが遅い原因は、図７の下段に示すように、第１のインダクタンス２からの逆起電圧によりＶｄｓ１の値がＶｄｓ＝３．８Ｖへと大きく反転し、このＶｄｓ１が反転している時間においては第３のＭＯＳトランジスタ９が動作出来ないためである。Ｖｄｓ１が反転している時間とは、この逆起電圧によってＯＦＦとなった第３のＭＯＳトランジスタ９がＯＮとなるまでの時間である。

ここで、図４、５で説明したように、ＬＤ１へのバイアス電流が光波形に変換される事から、ＬＤ１の出力光の波形が安定するまでには、図７の中段に示す波形のように約１１０ｎｓの時間が必要となる。

図８において、Ｖｄｓ１が反転している時間と伝送効率との関係を説明する。横軸にはＬＤ１のＯｎ／Ｏｆｆ時間が示され、縦軸には伝送効率が示されている。Ｖｄｓ１が反転している時間が１１０ｎｓのときの伝送効率は、９６．７％となる。すなわち約３．３％が無駄になっていることがわかる。したがって、ＬＤ１の立ち上がり時間の短縮は伝送効率の改善に効果がある。

図９は、本発明の実施の形態１にかかるＬＤ駆動回路によるシミュレーション結果を示す図である。図９の上段には、図２、３に示される差動電圧信号入力端子２３ａ（正相入力端子）への入力電圧の波形が示され、図９の中段には、図２、３に示される逆相出力端子２４ｂから出力される出力電流の波形が示され、図９の下段には、Ｖｄｓ５０の波形が示される。

実施の形態１にかかるＬＤ駆動回路によれば、図９の中段に示される出力電流の波形の収束時間は、８ｎｓ付近であり、図７に示される立ち上がり時間よりも十分に短い値となっていることがわかる。図４、５で説明したようにＬＤ１へのバイアス電流が光波形に変換される事から、ＬＤ１の出力光の波形が安定するまでの時間が約１１０ｎｓから８ｎｓへ短縮されることによって伝送効率を向上させることが可能となる。なお、図９の上段に示される波形の立ち上がり時間は、図７の上段に示される波形の立ち上がり時間よりも短くなっているが、このような入力電圧が入力された場合であっても、実施の形態１にかかる構成によれば従来技術に比してＬＤ１の立ち上がり時間を短縮することが可能である。

以上に説明したように、実施の形態１にかかるＬＤ駆動回路は、ＬＤ１と、バイアス電流駆動回路４１と、変調電流駆動回路４０と、ＬＤ１のアノード側と正電源３０との間に接続される第１のインダクタンス２と、ＬＤ１のカソード側とバイアス電流駆動回路４１の逆相出力端子２４ｂとの間に接続される第２のインダクタンス３と、一端が接続点Ｎ１に接続され他端が変調電流駆動回路４０の逆相出力端子２１ｂに接続された第１の抵抗４と、一端がＬＤ１のカソードと第２のインダクタンス３との接続点に接続され他端が変調電流駆動回路４０の正相出力端子２１ａに接続された第２の抵抗５と、を備えると共に、接続点Ｎ１にバイアス電流駆動回路４１の正相出力端子２４ａを接続するようにしたので、第１のインダクタンス２を流れる電流が変化しなくなる。そのため、第１のインダクタンス２からの逆起電圧に起因するＶｄｓ５０の反転時間、すなわちＬＤ１の出力光の波形が安定するまでの時間が従来に比して短縮され、ＰＯＮシステムの高効率伝送を実現可能である。

実施の形態２．
図１０は、本発明の実施の形態２にかかるＬＤ駆動回路の構成を示す図であり、図１１は、図１０に示される変調電流駆動回路４０とバイアス電流差動駆動回路４１の実施例を示す図である。図１０および図１１に示されるＬＤ駆動回路は、実施の形態１にかかるＬＤ駆動回路における同番号の同一機能の構成要素に加えて、バイアス電流駆動回路４１の正相出力端子２４ａと接続点Ｎ１との間に接続され、低周波から高周波の広い周波数範囲に渡ってインピーダンス特性を持つ素子であるインピーダンス素子１７を有する。すなわち、実施の形態１にかかるＬＤ駆動回路は、バイアス電流駆動回路４１の正相出力端子２４ａと接続点Ｎ１とが電気的に接続されている構成を有しているが、実施の形態２にかかるＬＤ駆動回路は、高周波特性を改善可能に構成されている。

より具体的には、インピーダンス素子１７は、第２のインダクタンス３と同様に、バイアス電流駆動回路４１の出力インピーダンスを上げることで、変調電流駆動回路４０からの変調電流がバイアス電流駆動回路４１へ流入することを抑制するためのものである。このように、第２のインダクタンス３とインピーダンス素子１７とを設けることにより、実施の形態１にかかるＬＤ駆動回路に比べて高周波特性がより一層改善される。以下、実施の形態２にかかるＬＤ駆動回路の動作を説明する。差動電圧信号入力端子２３ａ、２３ｂに入力されたバイアス信号は、バイアス電流としてバイアス電流駆動回路４１に取り込まれ、バイアス電流駆動回路４１からのバイアス電流は、第２のインダクタンス３とインピーダンス素子１７とを介してＬＤ１に供給される。

以上に説明したように、実施の形態２にかかるＬＤ駆動回路は、ＬＤ１と、バイアス電流駆動回路４１と、変調電流駆動回路４０と、ＬＤ１のアノード側と正電源３０との間に接続される第１のインダクタンス２と、ＬＤ１のカソード側とバイアス電流駆動回路４１の逆相出力端子２４ｂとの間に接続される第２のインダクタンス３と、一端が接続点Ｎ１に接続され他端が変調電流駆動回路４０の逆相出力端子２１ｂに接続された第１の抵抗４と、一端がＬＤ１のカソードと第２のインダクタンス３との接続点に接続され他端が変調電流駆動回路４０の正相出力端子２１ａに接続された第２の抵抗５と、接続点Ｎ１とバイアス電流駆動回路４１の正相出力端子２４ａとの間に接続されるインピーダンス素子１７と、を備えようにしたので、実施の形態１にかかるＬＤ駆動回路の効果に加えて、高周波特性をより一層改善することが可能である。

実施の形態３．
図１２は、本発明の実施の形態３にかかるＬＤ駆動回路の一の構成例を示す図であり、図１３は、本発明の実施の形態３にかかるＬＤ駆動回路の他の構成例を示す図である。近年では半導体プロセスの微細化が進み、トランジスタの耐圧が年々低くなっているが、上述したとおりバイアス電流駆動回路４１の出力電位が正電源３０から負電源３３近くまで低下する場合、出力電位がトランジスタの耐圧を上回るため、トランジスタ耐圧の信頼性を確保する事が難しいという問題があった。実施の形態３にかかるＬＤ駆動回路は、実施の形態１にかかる効果に加えて、このような問題を解決可能に構成されている。以下、実施の形態１にかかるＬＤ駆動回路と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。

先ず、図１２に示されるＬＤ駆動回路を説明する。図１２に示されるＬＤ駆動回路は、実施の形態１にかかるＬＤ駆動回路における同番号の同一機能の構成要素に加えて、バイアス電流のｔｒ／ｔｆ（立ち上がり立ち下がり）特性を制御するｔｒ／ｔｆ制御回路１４を有して構成されている。より具体的には、図１２に示されるバイアス電流駆動回路４１には、バイアス電流駆動回路４１の正相出力端子２４ａおよび逆相出力端子２４ｂと、第３のＭＯＳトランジスタ９および第４のＭＯＳトランジスタ１０のドレインとの間に介在するｔｒ／ｔｆ制御回路１４が設けられている。

図１２に示されるＬＤ駆動回路の動作を説明する。差動電圧信号入力端子２３ａ、２３ｂに入力されたバイアス信号は、バイアス電流としてｔｒ／ｔｆ制御回路１４に取り込まれ、バイアス電流のｔｒ／ｔｆ特性は、ｔｒ／ｔｆ制御回路１４によって緩やかになる。第３のＭＯＳトランジスタ９からのバイアス電流は、第２のインダクタンス３を介してＬＤ１に供給される。このように、図１２に示されるＬＤ駆動回路は、ｔｒ／ｔｆ制御回路１４によって、バイアス電流の立ち上がりおよび立ち下がりを穏やかにすることで第１のインダクタンス２による逆起電圧の大きさが小さくなるように構成されている。

次に、図１３に示されるＬＤ駆動回路を説明する。図１３に示されるＬＤ駆動回路は、実施の形態１にかかるＬＤ駆動回路における同番号の同一機能の構成要素に加えて、入力電圧（バイアス信号）のｔｒ／ｔｆ特性を制御するｔｒ／ｔｆ制御回路１４と、差動回路のリニア動作領域を広げるための第３の抵抗１５および第４の抵抗１６と、を有して構成されている。より具体的には、図１３に示されるバイアス電流駆動回路４１には、バイアス電流駆動回路４１の差動電圧信号入力端子２３ａ、２３ｂと、第３のＭＯＳトランジスタ９および第４のＭＯＳトランジスタ１０のゲートとの間に介在するｔｒ／ｔｆ制御回路１４が設けられると共に、第３の抵抗１５と第４の抵抗１６とが直列接続され、一端が第３のＭＯＳトランジスタ９のソースに接続され、他端が第４のＭＯＳトランジスタ１０のソースに接続された直列抵抗が設けられている。さらに、この直列抵抗の接続点と負電源３３との間にはバイアス電流設定端子２５からの設定値により定まる電流を供給する電流源１１が設けられている。

図１３に示されるＬＤ駆動回路の動作を説明する。差動電圧信号入力端子２３ａ、２３ｂに入力されたバイアス信号は、ｔｒ／ｔｆ制御回路１４に取り込まれ、このバイアス信号のｔｒ／ｔｆ特性は、ｔｒ／ｔｆ制御回路１４によって緩やかになり第３のＭＯＳトランジスタ９および第４のＭＯＳトランジスタ１０へ入力される。さらに、第３の抵抗１５および第４の抵抗１６により差動回路のリニア動作域を広げられ、第３のＭＯＳトランジスタ９および第４のＭＯＳトランジスタ１０の入出力特性が穏やかな特性となる。第３のＭＯＳトランジスタ９からのバイアス電流は、第２のインダクタンス３を介してＬＤ１に供給される。このように、図１３に示されるＬＤ駆動回路は、ｔｒ／ｔｆ制御回路１４と第３の抵抗１５と第４の抵抗１６とによって、バイアス信号の立ち上がりおよび立ち下がりを穏やかにすることで第１のインダクタンス２による逆起電圧の大きさが小さくなるように構成されている。

図１４は、本発明の実施の形態３にかかるＬＤ駆動回路によるシミュレーション結果を示す図である。図１４の上段には、図１２、１１に示される差動電圧信号入力端子２３ａ（正相入力端子）への入力電圧の波形が示され、図１４の中段には、図１２、１１に示される逆相出力端子２４ｂから出力される出力電流の波形が示され、図１４の下段には、図１２、１１に記される第３のＭＯＳトランジスタ９のＶｄｓ５０の波形が示される。

実施の形態３にかかるＬＤ駆動回路によれば、図１４の中段に示される出力電流の波形の収束時間は実施の形態１にかかるＬＤ駆動回路と同様に８ｎｓ付近であり、かつ、図１４の下段に示されるＶｄｓ５０の値は３．８Ｖから３．３Ｖに改善されている。近年の半導体プロセスの微細化の進展はめざましが、半導体プロセスの微細化と耐圧の低下とはトレードオフの関係にあるため、Ｖｄｓ５０の値を３．８Ｖよりも低い値に下げる事により耐圧に関する信頼性を向上させることが可能である。このように、実施の形態３は、トランジスタ耐圧の信頼性の確保が容易なＬＤ駆動回路を実現できるだけでなく、トランジスタの長寿命化を図ることが可能である。

実施の形態４．
図１５は、本発明の実施の形態４にかかるＬＤ駆動回路の一の構成例を示す図であり、図１６は、本発明の実施の形態４にかかるＬＤ駆動回路の他の構成例を示す図である。図１０および図１１に示されるＬＤ駆動回路は、実施の形態３にかかるＬＤ駆動回路における同番号の同一機能の構成要素に加えて、バイアス電流駆動回路４１の正相出力端子２４ａと接続点Ｎ１との間に接続されるインピーダンス素子１７を有する。すなわち、実施の形態３にかかるＬＤ駆動回路は、バイアス電流駆動回路４１の正相出力端子２４ａと接続点Ｎ１とが電気的に接続されている構成を有しているが、実施の形態４にかかるＬＤ駆動回路は、高周波特性を改善可能に構成されている。

より具体的には、インピーダンス素子１７は、第２のインダクタンス３と同様に、バイアス電流駆動回路４１の出力インピーダンスを上げることで、変調電流駆動回路４０からの変調電流がバイアス電流駆動回路４１へ流入することを抑制するためのものである。このように、第２のインダクタンス３とインピーダンス素子１７とを設けることにより、実施の形態３にかかるＬＤ駆動回路に比べて高周波特性がより一層改善される。以下、実施の形態４にかかるＬＤ駆動回路の動作を説明する。差動電圧信号入力端子２３ａ、２３ｂに入力されたバイアス信号は、バイアス電流としてバイアス電流駆動回路４１に取り込まれ、バイアス電流駆動回路４１からのバイアス電流は、第２のインダクタンス３とインピーダンス素子１７とを介してＬＤ１に供給される。

以上に説明したように、実施の形態４にかかるＬＤ駆動回路は、ＬＤ１と、実施の形態３のバイアス電流駆動回路４１と同等のバイアス電流駆動回路４１と、変調電流駆動回路４０と、ＬＤ１のアノード側と正電源３０との間に接続される第１のインダクタンス２と、ＬＤ１のカソード側とバイアス電流駆動回路４１の逆相出力端子２４ｂとの間に接続される第２のインダクタンス３と、一端が接続点Ｎ１に接続され他端が変調電流駆動回路４０の逆相出力端子２１ｂに接続された第１の抵抗４と、一端がＬＤ１のカソードと第２のインダクタンス３との接続点に接続され他端が変調電流駆動回路４０の正相出力端子２１ａに接続された第２の抵抗５と、接続点Ｎ１とバイアス電流駆動回路４１の正相出力端子２４ａとの間に接続されるインピーダンス素子１７と、を備えるようにしたので、実施の形態３にかかるＬＤ駆動回路の効果に加えて、高周波特性がより一層改善される。

なお、実施の形態１〜４に示されるＬＤ駆動回路は、以下のように構成してもよい。以下、実施の形態１〜４にかかるＬＤ駆動回路と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。

図１７は、本発明の実施の形態１および３に示される変調電流駆動回路４０の他の構成例を示す図であり、図１８は、本発明の実施の形態２および４に示される変調電流駆動回路４０の他の構成例を示す図である。図１７、１８に示される変調電流駆動回路４０は、第１のＭＯＳトランジスタ６と、第２のＭＯＳトランジスタ７と、電流源８と、一端が第１のＭＯＳトランジスタ６に接続され他端が正電源３０に接続された第５の抵抗１２と、一端が第２のＭＯＳトランジスタ７に接続され他端が正電源３０に接続された第６の抵抗１３と、を有して構成されている。第５の抵抗１２および第６の抵抗１３は、バイアス抵抗として機能する。

このように第１のＭＯＳトランジスタ６および第２のＭＯＳトランジスタ７のドレインと電源３０との間に第５の抵抗１２および第６の抵抗１３がそれぞれ設けられても実施の形態１〜４にかかるＬＤ駆動回路の動作や効果は同一である。

また、図１７、１８に示される変調電流駆動回路４０には、第１のインダクタンス２の他端に接続される正電源３０と同一の電源が供給されている。変調電流駆動回路４０の正電源３０は、第１のインダクタンス２の正電源３０と低インピーダンスで接続されているものとする。このように、変調電流駆動回路４０に供給される正電源３０を第１のインダクタンス２に接続される正電源３０と共通化することにより、高周波特性を改善することが可能である。

なお、実施の形態１〜４にかかるＬＤ駆動回路に適用可能なトランジスタは、ＭＯＳトランジスタに限定されるものではなく、バイポーラトランジスタを用いてもよい。その場合、実施の形態１〜４で説明したソースはエミッタと読み替えるものとし、以下同様に、ゲートはベースと、ドレインはコレクタと読み替える。

図１９は、実施の形態２、４に示したインピーダンス素子１７をインダクタンス１７ａとして構成した場合の例を示す図であり、図２０は、実施の形態２、４に示したインピーダンス素子１７を抵抗１７ｂとして構成した場合の例を示す図であり、図２１は、実施の形態２、４に示したインピーダンス素子１７をインダクタンスと抵抗との直列回路１７ｃとして構成した場合の例を示す図である。インダクタンス１７ａ、抵抗１７ｂ、直列回路１７ｃは、いずれも低周波から高周波の広い周波数範囲に渡ってインピーダンス特性を持つ。したがって、インピーダンス素子１７を、インダクタンス１７ａ、抵抗１７ｂ、直列回路１７ｃの何れかで構成することにより、バイアス電流駆動回路４１の出力インピーダンスを上げることができる。その結果、変調電流駆動回路４０からの変調電流がバイアス電流駆動回路４１へ流入することが抑制され、高周波特性がより一層改善される。

なお、実施の形態１〜４に示したＬＤ駆動回路は、本発明の内容の一例を示すものであり、更なる別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは無論である。

以上のように、本発明は、ＰＯＮシステムのＯＮＵに適用可能であり、特に、ＰＯＮシステムの伝送効率を向上させることが可能な発明として有用である。

１ ＬＤ
２ 第１のインダクタンス
３ 第２のインダクタンス
４ 第１の抵抗
５ 第２の抵抗
６ 第１のＭＯＳトランジスタ
７ 第２のＭＯＳトランジスタ
８、１１ 電流源
９ 第３のＭＯＳトランジスタ
１０ 第４のＭＯＳトランジスタ
１２ 第５の抵抗
１３ 第６の抵抗
１４ ｔｒ／ｔｆ制御回路
１５ 第３の抵抗
１６ 第４の抵抗
１７ インピーダンス素子
１７ａ インダクタンス
１７ｂ 抵抗
１７ｃ 直列回路
２０ａ、２０ｂ 変調電圧信号入力端子
２１ａ、２４ａ 正相出力端子
２１ｂ、２４ｂ 逆相出力端子
２２ 変調電流設定端子
２３ａ、２３ｂ 差動電圧信号入力端子
２５ バイアス電流設定端子
３０、３１、３２ 正電源
３３ 負電源
４０ 変調電流差動駆動回路（変調電流駆動回路）
４１ バイアス電流差動駆動回路（バイアス電流駆動回路）
１−１〜１−ｎ ＯＮＵからのパケット
Ｎ１ ＬＤのアノードと第１のインダクタンスとの接続点
Ｖｄｓ１、Ｖｄｓ５０ 第３のＭＯＳトランジスタ９のドレイン・ソース間電圧

Claims (7)

1. 電流信号を光信号に変換するレーザダイオードと、
   前記レーザダイオードにバイアス電流を供給するバイアス電流駆動回路と、
   前記レーザダイオードに変調電流を供給する変調電流駆動回路と、
   前記レーザダイオードのアノードと、正電源との間に接続される第１のインダクタンスと、
   前記レーザダイオードのカソードと、前記バイアス電流駆動回路の逆相出力端子との間に接続される第２のインダクタンスと、
   一端が前記レーザダイオードのアノードと、前記第１のインダクタンスとの接続点に接続され、他端が前記変調電流駆動回路の逆相出力端子に接続された第１の抵抗と、
   一端が前記レーザダイオードのカソードと、第２のインダクタンスとの接続点に接続され、他端が前記変調電流駆動回路の正相出力端子に接続された第２の抵抗と、
   を備え、
   前記レーザダイオードのアノードと前記第１のインダクタンスとの接続点に、前記バイアス電流駆動回路の正相出力端子が接続されていることを特徴とするレーザダイオード駆動回路。
2. 電流信号を光信号に変換するレーザダイオードと、
   前記レーザダイオードにバイアス電流を供給するバイアス電流駆動回路と、
   前記レーザダイオードに変調電流を供給する変調電流駆動回路と、
   前記レーザダイオードのアノードと、正電源との間に接続される第１のインダクタンスと、
   前記レーザダイオードのカソードと、前記バイアス電流駆動回路の逆相出力端子との間に接続される第２のインダクタンスと、
   一端が前記レーザダイオードのアノードと、前記第１のインダクタンスとの接続点に接続され、他端が前記変調電流駆動回路の逆相出力端子に接続された第１の抵抗と、
   一端が前記レーザダイオードのカソードと、第２のインダクタンスとの接続点に接続され、他端が前記変調電流駆動回路の正相出力端子に接続された第２の抵抗と、
   前記レーザダイオードのアノードと前記第１のインダクタンスとの接続点と、前記バイアス電流駆動回路の正相出力端子との間に接続されるインピーダンス素子と、
   を備えたことを特徴とするレーザダイオード駆動回路。
3. 前記変調電流駆動回路は、
   相補的な２つの入力信号により駆動される差動回路構成をとる第１のトランジスタおよび第２のトランジスタと、
   前記第１のトランジスタのソースまたはエミッタと前記第２のトランジスタのソースまたはエミッタとの接続点と、負電源との間に設けられ、所定の設定値により定まる電流を供給する電流源と、
   を備え、
   前記バイアス電流駆動回路は、
   相補的な２つの入力信号により駆動される差動回路構成をとる第３のトランジスタおよび第４のトランジスタと、
   前記第３のトランジスタのソースまたはエミッタと前記第４のトランジスタのソースまたはエミッタとの接続点と、負電源との間に設けられ、所定の設定値により定まる電流を供給する電流源と、
   を備え、
   前記第１のトランジスタおよび前記第２のトランジスタのドレインまたはコレクタが前記変調電流駆動回路の正相出力および逆相出力となるように構成され、
   前記第３のトランジスタおよび前記第４のトランジスタのドレインまたはコレクタが前記バイアス電流駆動回路の正相出力および逆相出力となるように構成されていることを特徴とする請求項１または２に記載のレーザダイオード駆動回路。
4. 前記バイアス電流駆動回路は、
   前記バイアス電流駆動回路の正相出力端子および逆相出力端子と、前記第３のトランジスタおよび前記第４のトランジスタのドレインまたはコレクタとの間に介在し、前記バイアス電流の立ち上がりおよび立ち下がり時間を制御する制御回路を備えることを特徴とする請求項３に記載のレーザダイオード駆動回路。
5. 前記バイアス電流駆動回路は、
   前記バイアス電流駆動回路の入力信号端子と、前記第３のトランジスタおよび前記第４のトランジスタのゲートまたはベースとの間に介在し、前記入力信号の立ち上がりおよび立ち下がり時間を制御する制御回路と、
   第３の抵抗と第４の抵抗とが直列接続され、一端が前記第３のトランジスタのソースまたはエミッタに接続され、他端が前記第４のトランジスタのソースまたはエミッタに接続された直列抵抗と、
   と備え、
   前記電流源は、前記第３の抵抗と前記第４の抵抗との接続点と、前記負電源との間に設けられていることを特徴とする請求項３に記載のレーザダイオード駆動回路。
6. 前記変調電流駆動回路は、
   一端が前記第１のトランジスタに接続され、他端が正電源に接続された第５の抵抗と、
   一端が前記第２のトランジスタに接続され、他端が前記正電源に接続された第６の抵抗と、
   を備えることを特徴とする請求項３に記載のレーザダイオード駆動回路。
7. 前記正電源は、前記第１のインダクタンスに接続された正電源から供給されることを特徴とする請求項６に記載のレーザダイオード駆動回路。

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