JPWO2011105397A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2011105397A1
JPWO2011105397A1 JP2012501804A JP2012501804A JPWO2011105397A1 JP WO2011105397 A1 JPWO2011105397 A1 JP WO2011105397A1 JP 2012501804 A JP2012501804 A JP 2012501804A JP 2012501804 A JP2012501804 A JP 2012501804A JP WO2011105397 A1 JPWO2011105397 A1 JP WO2011105397A1
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
semiconductor
polysilicon
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012501804A
Other languages
English (en)
Other versions
JP5464458B2 (ja
Inventor
孝志 福井
孝志 福井
克広 冨岡
克広 冨岡
順一 本久
順一 本久
原　真二郎
真二郎 原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hokkaido University NUC
Sharp Corp
Original Assignee
Hokkaido University NUC
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hokkaido University NUC, Sharp Corp filed Critical Hokkaido University NUC
Priority to JP2012501804A priority Critical patent/JP5464458B2/ja
Publication of JPWO2011105397A1 publication Critical patent/JPWO2011105397A1/ja
Application granted granted Critical
Publication of JP5464458B2 publication Critical patent/JP5464458B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Nanotechnology (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Led Devices (AREA)
  • Photovoltaic Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

半導体装置（１０）は、ガラス基板（１２）、下部電極層（１４）、ｎ型にドーピングされたポリシリコン半導体層（１６）、ナノワイヤ（３２）の成長の核となる開口部（２２），（２３）を有する低温絶縁膜（２０）、その上に成長するコアシェル構造のナノワイヤ（３２）、その周囲を覆う絶縁層（５０）、上部電極層（５２）を含んで構成される。ナノワイヤ（３２）は、ｎ型ＧａＡｓのコア層と、ｐ型ＧａＡｓのシェル層とで構成される。この他に、ナノワイヤは、量子井戸構造を有するナノワイヤとすることもでき、処理温度を低温化できるＩｎＡｓを用いることもできる。

Description

本発明は、半導体装置及び半導体装置の製造方法に係り、特にガラスまたはフィルム状の基板に設けられるポリシリコン上に延びるナノワイヤを有する半導体装置及び半導体装置の製造方法に関する。
半導体基板上に、細い径でその径に比べて十分長い柱状に半導体層を成長させることは従来からよく知られている。これを例えば、径が数１０ｎｍ程度に細くしたものは、半導体ナノワイヤあるいは単にナノワイヤと呼ばれるが、この半導体ナノワイヤにｐｎ接合等を形成して発光素子とすることも研究が進んでいる。
例えば、特許文献１には、半導体ナノワイヤの成長方向である長軸方向にｐｎ接合を形成して発光素子とすることが記載され、特許文献２，３には、ナノワイヤ内に量子井戸構造を有する発光素子を製造する方法が記載され、また特許文献４，５には、ナノワイヤの成長方向にｐｉｎ接合を有する発光素子が記載され、特許文献６には、１の基板上に互いに組成およびバンドギャップの異なる複数の半導体ナノワイヤを同時に形成し、赤色発光素子、緑色発光素子、および青色発光素子を有する発光アレイを製造する方法が記載されている。
なお、本発明に関連する技術として、特許文献７には、薄膜半導体素子として、基板上に設けた非晶質シリコン膜について、自然酸化膜を除去した後、Ｈ2Ｏ2溶液中に短時間浸漬して改めて極薄膜の酸化膜を形成し、この酸化膜を介してレーザアニール処理を施して結晶化することが開示されている。このようにすることで、結晶粒径を２００ｎｍから３００ｎｍ程度とでき、（１１１）配向率を著しく高めることができると述べられている。ここでＸ線回折測定において｛（１１１）回折強度／（２２０）回折強度｝＝（１１１）配向率として、ポリシリコンの結晶が完全ランダム配向の場合、（１１１）配向率が約１．８であるのに対し、上記処理を行うと、（１１１）配向率が６０まで達することが述べられている。
米国特許出願公開第２００５／００６６７３号明細書 国際公開第２００４／０８８７５５号パンフレット 国際公開第２００８／０７９０７９号パンフレット 特開２００９−１２９９４１号公報 特開２００９−１４７１４０号公報 特開２００９−０４９２０９号公報 特開２００２−１００５６８号公報
従来技術のナノワイヤは、ほとんどが単結晶半導体基板上に成長させたものである。例えば、ガラス基板またはフィルム状の基板の上に、ナノワイヤを用いた発光素子を形成させることができれば、大面積の発光素子アレイを実現できる。
本発明の目的は、ガラス基板またはフィルム状の基板の上に複数のナノワイヤを有する半導体装置及び半導体装置の製造方法を提供することである。
本発明に係る半導体装置は、ガラスまたはフィルム状の基板と、基板の面に平行に（１１１）面を有して形成されるポリシリコン半導体層と、ポリシリコン半導体層の（１１１）面を被覆し、ポリシリコンの各結晶粒の（１１１）面上の面積よりも小さい面積の複数の開口部を有する開口部付絶縁膜と、開口部付絶縁膜の開口部を核として、ポリシリコン半導体層の（１１１）面に垂直に延びるＩＩＩ−Ｖ族化合物半導体の複数のナノワイヤと、を含むことを特徴とする。
また、本発明に係る半導体装置において、ナノワイヤは、開口部付絶縁膜の開口部からポリシリコン半導体層の（１１１）面に垂直に延びるコア層と、コア層の長手方向に垂直な径方向に延びてコア層を覆う少なくとも１つのシェル層と、を有するコアシェル構造のナノワイヤであることが好ましい。
また、本発明に係る半導体装置において、ナノワイヤは、第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層と、第２の導電型を有するＩＩＩ−Ｖ族化合物半導体のシェル層と、を有することが好ましい。
また、本発明に係る半導体装置において、ナノワイヤは、第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層と、量子井戸層を含むＩＩＩ−Ｖ族化合物半導体の第１シェル層と、第２の導電型を有するＩＩＩ−Ｖ族化合物半導体の第２シェル層と、を有することが好ましい。
また、本発明に係る半導体装置において、基板とポリシリコン半導体層との間に設けられる下部電極層と、シェル層を被覆する透明導電体の上部電極層と、を含むことが好ましい。
また、本発明に係る半導体装置において、基板とポリシリコン半導体層との間に設けられる下部電極層と、第２シェル層を被覆する透明導電体の上部電極層と、を含むことが好ましい。
また、本発明に係る半導体装置の製造方法は、ガラスまたはフィルム状の基板の面に平行に（１１１）面を有するポリシリコン半導体層を形成する工程と、ポリシリコン半導体層の（１１１）面を被覆し、ポリシリコンの各結晶粒の（１１１）面上の面積よりも小さい面積の複数の開口部を有する開口部付絶縁膜を形成する工程と、開口部付絶縁膜の開口部を核として、ポリシリコン半導体層の（１１１）面に垂直に延びるＩＩＩ−Ｖ族化合物半導体の複数のナノワイヤを形成するナノワイヤ形成工程と、を含み、ナノワイヤ形成工程は、ポリシリコン半導体層の（１１１）面から、原子配列を構成する最小単位が１原子間隔×１原子間隔である（１１１）１×１面に変換するために予め定めた所定条件の低温熱処理を行う工程と、ポリシリコン半導体層の（１１１）１×１面から、原子配列を構成する最小単位が２原子間隔×２原子間隔であって、表面にＩＩＩ族元素が配置される面である（１１１）Ａ面あるいは表面にＶ族元素が配置される面である（１１１）Ｂ面に変換するためにＩＩＩ族元素を含む原料またはＶ族元素を含む原料を供給する工程と、を有することを特徴とする。
また、本発明に係る半導体装置の製造方法において、ナノワイヤ形成工程は、開口部付絶縁膜の開口部からポリシリコン半導体層の（１１１）面に垂直に延びるコア層を形成するコア層形成工程と、コア層の長手方向に垂直な径方向に延びてコア層を覆う少なくとも１つのシェル層を形成するシェル層形成工程と、を有することが好ましい。
また、本発明に係る半導体装置の製造方法において、ナノワイヤ形成工程は、第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層を形成するコア層形成工程と、第２の導電型を有するＩＩＩ−Ｖ族化合物半導体のシェル層を形成するシェル層形成工程と、を有することが好ましい。
また、本発明に係る半導体装置の製造方法において、ナノワイヤ形成工程は、第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層を形成するコア層形成工程と、量子井戸層を含むＩＩＩ−Ｖ族化合物半導体の第１シェル層を形成する第１シェル層形成工程と、第２の導電型を有するＩＩＩ−Ｖ族化合物半導体の第２シェル層を形成する第２シェル層形成工程と、を有することが好ましい。
また、本発明に係る半導体装置の製造方法において、基板とポリシリコン半導体層との間に下部電極層を設ける工程と、シェル層を被覆する透明導電体の上部電極層を設ける工程と、を含むことが好ましい。
また、本発明に係る半導体装置の製造方法において、基板とポリシリコン半導体層との間に下部電極層を設ける工程と、第２シェル層を被覆する透明導電体の上部電極層を設ける工程と、を含むことが好ましい。
上記構成の少なくとも１つにより、半導体装置は、ガラスまたはフィルム状の基板の面に平行に（１１１）面を有して形成されたポリシリコン半導体層に、ポリシリコン半導体層の（１１１）面を被覆し、ポリシリコンの各結晶粒の（１１１）面上の面積よりも小さい面積の複数の開口部を有する開口部付絶縁膜を設け、この開口部付絶縁膜の開口部を核として、ポリシリコン半導体層の（１１１）面に垂直に延びるＩＩＩ−Ｖ族化合物半導体の複数のナノワイヤを含む。従来技術によれば、シリコン単結晶基板上にナノワイヤを成長させることができるので、ナノワイヤの核の面積をポリシリコンの各結晶粒の面積よりも小さい面積とすることで、ポリシリコンの上にナノワイヤを成長させることが可能になる。なお、ポリシリコンの（１１１）面をＩＩＩ−Ｖ化合物半導体が表面に垂直に成長する（１１１）Ａ面または（１１１）Ｂ面に変換する配向制御を予め行うことで、ナノワイヤをポリシリコンの面に対し垂直に成長させることができる。
また、半導体装置において、ナノワイヤは、コア層と、コア層の長手方向に垂直な径方向に延びてコア層を覆う少なくとも１つのシェル層とを有するコアシェル構造のナノワイヤである。このコアシェル構造を用いれば、ナノワイヤの径方向に複数の接合構造を形成することが可能となる。例えば、コアシェル構造でナノワイヤの発光素子を形成するものとすると、発光は接合部分で生じるので、コアシェル構造の長手方向に沿って発光が生じる。つまり基板に垂直な方向に発光が生じるので、例えば、大面積の発光アレイに適するものとできる。
また、半導体装置において、ナノワイヤは、第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層と、第２の導電型を有するＩＩＩ−Ｖ族化合物半導体のシェル層とを有するので、ナノワイヤの径方向にｐｎ接合を形成し、これを発光素子等として利用できる。
また、半導体装置において、ナノワイヤは、第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層と、量子井戸層を含むＩＩＩ−Ｖ族化合物半導体の第１シェル層と、第２の導電型を有するＩＩＩ−Ｖ族化合物半導体の第２シェル層とを有するので、ナノワイヤの長手方向に沿って発光するレーザダイオードを形成することが可能となる。
また、半導体装置において、基板とポリシリコン半導体層との間に設けられる下部電極層と、シェル層を被覆する透明導電体の上部電極層とを含むので、これらの電極層の間に適当な駆動回路を接続して、コアシェル構造に形成されたデバイスを駆動することができる。シェル層が第１シェル層と第２シェル層とを有して構成されるときは、第２シェル層を上部電極層で被覆することで、同様な駆動を行うことができる。
また、上記構成の少なくとも１つにより、半導体装置の製造方法は、ガラスまたはフィルム状の基板の面に平行に（１１１）面を有して形成されたポリシリコン半導体層に、ポリシリコン半導体層の（１１１）面を被覆し、ポリシリコンの各結晶粒の（１１１）面上の面積よりも小さい面積の複数の開口部を有する開口部付絶縁膜を設け、この開口部付絶縁膜の開口部を核として、ポリシリコン半導体層の（１１１）面に垂直に延びるＩＩＩ−Ｖ族化合物半導体の複数のナノワイヤを形成する。従来技術によれば、シリコン単結晶基板上にナノワイヤを成長させることができるので、ナノワイヤの核の面積をポリシリコンの各結晶粒の面積よりも小さい面積とすることで、ポリシリコンの上にナノワイヤを成長させることが可能になる。
また、ナノワイヤを形成するに先立って、ポリシリコン半導体層の（１１１）面から、原子配列を構成する最小単位が１原子間隔×１原子間隔である（１１１）１×１面に変換するために予め定めた所定条件の低温熱処理を行い、その後に、ポリシリコン半導体層の（１１１）１×１面から、原子配列を構成する最小単位が２原子間隔×２原子間隔であって、表面にＩＩＩ族元素が配置される面である（１１１）Ａ面あるいは表面にＶ族元素が配置される面である（１１１）Ｂ面に変換するためにＩＩＩ族元素またはＶ族元素を含む原料を供給する。このようにすることで、ポリシリコン半導体層の（１１１）面をＩＩＩ−Ｖ族化合物半導体が垂直に成長しやすい面に変換でき、これによって、ポリシリコン半導体層の上に成長するナノワイヤのほとんどを、ポリシリコン半導体層に垂直に延びさせることが可能となる。
本発明に係る実施の形態の半導体装置の構成を説明する図である。 図１の厚さ方向に沿った一部断面図である。 図１におけるナノワイヤの軸方向に直角な方向の断面図である。 本発明に係る実施の形態の半導体装置の製造方法の手順を説明する図で、ガラス基板を準備する様子を示す図である。 図４の次に、下部電極層を形成する様子を示す図である。 図５の次に、ポリシリコン半導体層を形成する様子を示す図である。 図６の次に、低温絶縁膜を形成する様子を示す図である。 図７の次に、低温絶縁膜に複数の開口部を形成する様子を示す図である。 図８において、複数の開口部とポリシリコンとの関係を説明する図である。 図８の次に、各開口部を成長の核として、ナノワイヤにおけるコア層を成長させる様子を示す図である。 図１０において、複数の開口部とポリシリコンとコア層との関係を説明する図である。 図１０におけるナノワイヤの厚さ方向に沿った一部断面図である。 シリコンの原子配列構造と成長温度との関係を示す図である。 （１１１）２×１構造を説明する図である。 （１１１）１×１構造を説明する図である。 本発明に係る実施の形態における交互原料供給変調法を説明する図である。 図１０の工程を説明するタイムチャートである。 図１０の次に、コア層の径方向にシェル層を成長させる様子を示す図である。 図１８におけるナノワイヤの厚さ方向に沿った一部断面図である。 図１８の次に、絶縁層を形成する様子を示す図である。 図２０におけるナノワイヤの厚さ方向に沿った一部断面図である。 図２０の次に、上部電極層を形成し、その状態におけるナノワイヤの厚さ方向に沿った一部断面図である。 他の実施の形態において、量子井戸層を含むコアシェル構造のナノワイヤの軸方向に直角な方向の断面図である。 図２３の場合の半導体装置における厚さ方向に沿った一部断面図である。 別の実施の形態における交互原料供給変調法を説明する図である。 別の実施の形態において、ナノワイヤ形成の工程を説明するタイムチャートである。
以下に図面を用いて本発明に係る実施の形態を詳細に説明する。以下では、半導体装置として発光素子、レーザダイオード、受光素子を説明するが、これ以外に、光源素子、白色光源素子、太陽電池、多接合太陽電池、カラーセンサ、バイポーラトランジスタ、ＭＩＳトランジスタ等に適用するものとしてもよい。
以下では、ポリシリコン半導体層が形成される基板としてガラス基板を説明するが、それ以外であっても、ポリシリコンを形成できる温度等に適合する基板であればよい。例えば、適当な耐熱性のあるプラスチックシート、プラスチックフィルム等を用いることができる。
以下では、ナノワイヤとして、コア層とその径方向に成長するシェル層とを含むコアシェル構造のものを説明するが、シェル層を有しない構成であってもよい。また、ナノワイヤを構成するＩＩＩ−Ｖ族化合物半導体として、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｓの場合を説明するが、これら以外のＩＩＩ−Ｖ族化合物半導体を用いることができる。
ＩＩＩ−Ｖ族化合物半導体は、２元化合物半導体、３元化合物半導体、４元化合物半導体、それ以上の種類数の元素から構成される化合物半導体であっても構わない。ＧａＡｓ、ＩｎＡｓ以外の２元化合物半導体としては、ＩｎＰ、ＧａＮ、ＩｎＳｂ、ＧａＳｂ、ＡｌＳｂを用いることができる。ＡｌＧａＡｓ以外の３元化合物半導体としては、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂ、ＡｌＩｎＳｂを用いることができる。また、４元化合物半導体としては、ＡｌＧａＩｎＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＩｎＧａＰを用いることができる。上記の白色光源として利用するときは、例えばＡｌＧａＮあるいはＡｌＧａＩｎＮをナノワイヤとして形成し、その上部に近紫外光を白色光に変換する蛍光体を塗布する等の構造をとることができる。
なお、以下では、ポリシリコン半導体層から直接成長するＩＩＩ−Ｖ族化合物半導体として、ＧａＡｓとＩｎＡｓを説明するが、これらはいずれもポリシリコン半導体層の（１１１）Ｂ面と呼ばれる面に垂直に成長する性質を有する。したがって、以下では、ポリシリコン半導体層に垂直にナノワイヤを成長させるために行われるポリシリコン半導体層の面の配向制御として、ポリシリコン半導体層の（１１１）面を（１１１）Ｂ面に変換することとして説明をする。これに対し、ＩｎＰ、ＧａＰ、ＩｎＧａＰ等は、ポリシリコン半導体層の（１１１）Ａ面と呼ばれる面に垂直に成長する性質を有する。したがって、これらのＩＩＩ−Ｖ族化合物半導体を用いる場合には、ポリシリコン半導体層に垂直にナノワイヤを成長させるために行われるポリシリコン半導体層の面の配向制御として、ポリシリコン半導体層の（１１１）面を（１１１）Ａ面に変換することとすればよい。
なお、（１１１）Ａ面とは、Ｓｉ3+にＩＩＩ族元素が接続されている状態の面、またはＳｉ1+にＶ族元素が接続されている状態の面であり、（１１１）Ｂ面とは、Ｓｉ3+にＶ族元素が接続されている状態の面、またはＳｉ1+にＩＩＩ族元素が接続されている状態の面である。
また、以下では、コアシェル構造として、ｐｎ接合構造と、量子井戸層を挟むｐｎ接合構造とを説明するが、これ以外の多接合構造であってもよい。例えば、ｎｐｎ構造としてもよい。また、多接合太陽電池の構造として知られるＧａＡｓ−ＩｎＧａＰ、ＧａＡｓ−ＡｌＩｎＧａＰ等であってもよい。
なお、以下で説明する寸法、形状、温度、流量等は説明のための例示であって、半導体装置の仕様に応じ、適宜変更が可能である。
以下では、全ての図面において同様の要素には同一の符号を付し、重複する説明を省略する。また、本文中の説明においては、必要に応じそれ以前に述べた符号を用いるものとする。
［実施形態１］
図１から図２２を用いて、ｐｎ接合発光素子としての半導体装置１０を説明する。図１から図３は、半導体装置１０の構成を説明する図である。図１は半導体装置１０の全体の斜視図、図２は、図１では表面に現れないコアシェル構造のナノワイヤ３２の軸方向に直角な方向の断面図、図３は、コアシェル構造のナノワイヤ３２の軸方向に直角な方向の断面図である。
この半導体装置１０は、ガラス基板の上に形成されたポリシリコン半導体層に、ｐｎ接合構造を有するコアシェル構造のナノワイヤを成長させて、赤外発光素子としたものである。図１には、半導体装置１０の構成要素ではないが、発光素子を駆動する駆動電源６０が示され、その駆動によって、発光３０が生じている様子が示されている。
半導体装置１０は、ガラス基板１２、下部電極層１４、ｎ型にドーピングされたポリシリコン半導体層１６、ナノワイヤ３２の成長の核となる開口部２２，２３を有する低温絶縁膜２０、その上に成長するコアシェル構造のナノワイヤ３２、その周囲を覆う絶縁層５０、上部電極層５２を含んで構成される。
コアシェル構造のナノワイヤ３２は、低温絶縁膜２０の開口部２２，２３を核として、開口部２２，２３の開口の大きさよりやや大きめの６角形の断面で、コア層３４としてｎ型ＧａＡｓ、シェル層４４としてｐ型ＧａＡｓが径方向に積層された構造を有し、ポリシリコン半導体層１６の表面に垂直に延びる。開口部２２，２３を一定のピッチ間隔で２次元的に配置することで、ナノワイヤ３２は、平面的には２次元アレイ状に林立する半導体層として配置される。具体的な寸法関係については後述するが、適当な配置寸法とすることで、ナノワイヤ３２を１ｃｍ2当り１億本以上配置することが可能である。
したがって、下部電極層１４を接地電位とし、上部電極層５２にｐｎ接合ＧａＡｓの発光に適した注入電流条件を満たす駆動電源を接続することで、ナノワイヤ３２が発光する。すなわち、上部電極層５２−ｐ型ＧａＡｓシェル層４４−ｎ型ＧａＡｓコア層３４−ｎ型ポリシリコン半導体層１６−下部電極層１４の順に、発光に適した注入電流が流れ、これによって、ｐｎ接合ＧａＡｓが発光する。なお、ｎ型、ｐ型の配置を逆にして、上部電極層５２を接地電位に、下部電極層１４に駆動電源を接続するものとしてもよい。以下では、ｎ型ポリシリコン半導体層１６を用いるものとして説明を続ける。
上記構成の半導体装置１０の製造方法の手順について、図４から図２２を用いて以下に詳細に説明する。特に図１３から図１７は、ナノワイヤ３２がポリシリコン半導体層１６の表面に垂直に延びるための処理手順を説明する図である。
最初に、ガラス基板１２を準備する。図４には、平坦なガラス基板１２の様子が示されている。ガラス基板１２としては、ポリシリコン半導体層１６の形成条件、ナノワイヤ３２の形成条件に適したものとして用いられている公知の材質のものを用いることができる。例えば、形成温度或いは処理温度が６００℃以下の場合には、コーニング社の製品番号７０５９、同社の商標登録であるＥＡＧＬＥ ＸＧ等のガラスを用いることができる。形成温度あるいは処理温度が７００℃程度のときは、ジルコニアを含む組成のガラスを用いることができる。形成温度がさらに高温のときは石英ガラスを用いることができる。
ここでは、ＧａＡｓの形成温度が７５０℃であるので、ガラス基板として、石英ガラスが用いられる。ガラス基板１２の板厚としては、例えば、０．７ｍｍ程度のものを用いることができる。
つぎに、ガラス基板１２を適当に洗浄等でクリーニングした後、下部電極層１４を形成する。その様子が図５に示されている。下部電極層１４は、ガラス基板１２からのＮａ等がポリシリコン半導体層１６に拡散しないように、バリア層として働く機能も有していることが好ましい。かかるバリア層としての機能をも有する下部電極層１４としては、Ｍｏ層、Ｃｒ層、Ｔａ層等の薄膜金属層を用いることができる。下部電極層１４の厚さとしては、例えば１００ｎｍとすることができる。下部電極層１４の形成には、薄膜金属層の形成として知られている蒸着技術、スパッタリング技術等を用いることができる。
なお、下部電極層１４のバリア層の機能を切り離し、ガラス基板１２と下部電極層１４の間にベースコート層と呼ばれるバリア層を設けてもよい。ベースコート層としては、窒化シリコン、酸化タンタル等の薄膜絶縁膜を用いることができる。
次に、ｎ型ポリシリコン半導体層を形成する。この工程は、下部電極層１４の上にｎ型のアモルファスシリコン層を形成する工程、アモルファスシリコン層をレーザアニールしてポリシリコンとする工程を含む。このようにして形成されたポリシリコン半導体層１６の表面の方位は、（１１１）面に優先配向されるが、特許文献７に述べられているように、レーザアニール処理の前に、アモルファスシリコン層について適切な表面処理を行って、ほとんどの面を（１１１）面とすることが好ましい。なお、ポリシリコン半導体層１６の表面とは、ガラス基板１２の表面に平行な面である。
アモルファスシリコン層の形成には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法、スパッタリング法、蒸着法等の成膜技術を用いることができる。ｎ型にドーピングするには、Ｐ等のｎ型不純物を用いることができる。膜厚としては、１０ｎｍから１００ｎｍ程度とできるが、例えば、５０ｎｍ程度が好ましい。
レーザアニール処理には、波長３０８ｎｍのＸｅＣｌレーザ、波長２４８ｎｍのＫｒＦレーザを用いることができる。これ以外にＹＡＧレーザ、あるいはＡｒレーザを用いてもよい。レーザアニール処理条件としては、ポリシリコン半導体層１６の（１１１）面における結晶粒径をできるだけ安定して大きくなるように、例えば、結晶粒径が２００ｎｍ以上となるように設定することが好ましい。好ましくは結晶粒径が１μｍ程度とすることがよい。このように粗大径のポリシリコン半導体層１６とするには、Ｎｉ等の適当な粗大化促進元素を微量添加するものとしてもよい。
図６には、そのようにして形成されたｎ型ポリシリコン半導体層１６の様子が示されている。ポリシリコン半導体層１６は、表面から見ると、粒界１９で囲まれ互いに隣接する結晶粒１８から構成されている。この表面の方位が（１１１）面で、その表面で観察される結晶粒１８の差し渡し径を代表する値が結晶粒径である。
以上の工程は、ガラス基板１２の上のポリシリコン半導体層１６の形成に関するもので、例えば、液晶セル等の製造方法においてよく知られている手順である。したがって、これ以外の方法、手順を用いても勿論構わない。このようにして、ガラス基板１２の面に平行に（１１１）面を有するようにポリシリコン半導体層１６が形成されると、次に、ナノワイヤ３２の形成工程が行なわれる。
ナノワイヤ３２の形成工程の最初は、低温絶縁膜２０の形成である。なお、ポリシリコン半導体層１６を大気中に曝すと、自然酸化膜が形成され、これはナノワイヤ３２の成長を阻害する。したがって、好ましくは同じ装置を用いて、ポリシリコン半導体層１６の形成に引き続き、雰囲気を不活性ガス等に置換した後、低温絶縁膜２０を形成するものとすることが好ましい。
低温絶縁膜２０は、ポリシリコン半導体層１６に影響がない程度の低温で形成され、ポリシリコン半導体層１６の表面の（１１１）面を被覆する絶縁膜である。その様子が図７に示されている。低温絶縁膜２０は、これに開口部２２を形成し、開口部２２，２３のところにのみナノワイヤ３２を成長させ、開口部２２が設けられないところではナノワイヤ３２の成長を阻止する機能を有する成長阻止マスク層である。低温絶縁膜２０の厚さとしては、２０ｎｍ程度でよい。絶縁膜の材質としては、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3等を用いることができる。
次に、低温絶縁膜２０に、複数の開口部２２が設けられる。その様子が図８に示される。複数の開口部２２は、上記のように、ナノワイヤ３２が成長するための核となるものであり、低温絶縁膜２０を貫通し、ポリシリコン半導体層１６が表面に露出している。開口部２２がナノワイヤ３２の成長核となるのは、開口部２２がポリシリコンの（１１１）面を露出しているのに対し、開口部２２が設けられていない低温絶縁膜２０の箇所にはポリシリコンの（１１１）面が露出していないためである。このように、ポリシリコンの（１１１）面の露出箇所を制御することで、従来技術のように金粒子等を成長の核として用いる必要がなくなる。
複数の開口部２２の形状に特に制限はなく、円形の他、三角形、四角形、六角形等の多角形を用いることもできる。各々の開口部２２の大きさは、例えば、多角形等の場合、円形相当径に直して、２ｎｍから５００ｎｍの間とすることができる。この場合、開口部２２にポリシリコンの粒界がかからないように、開口部２２の面積をポリシリコンの各結晶粒の（１１１）面上の面積よりも小さい面積とすることが必要である。上記の例の場合、結晶粒の大きさを２００ｎｍから１μｍとして、開口部２２の円形相当径を、５０ｎｍから１００ｎｍとすることができる。
また、隣接する開口部２２の間の間隔は、上記のポリシリコンの結晶粒の大きさとともに、後で説明する絶縁層５０が隣接するナノワイヤ３２の間を埋めやすいように、その数値を設定することが必要である。上記の例の場合、隣接する開口部２２の間の間隔を２００ｎｍから４００ｎｍとすることができる。以下では、開口部２２の形状を六角形、その大きさを円形相当径で５０ｎｍとし、隣接する開口部２２の間の間隔を２００ｎｍとして説明を続ける。なお、この値はあくまで説明のための１例である。また、開口部２２の形状は、図面では簡単のため、円形で示してある。
低温絶縁膜２０に複数の開口部２２を形成するには、電子ビームリソグラフィ技術、フォトリソグラフィ技術、ナノインプリントリソグラフィ技術等の微細パターン加工技術を用いることができる。例えば、電子ビーム描画によるレジスト露光技術と、ウェットケミカルエッチング技術とを用いて複数の開口部２２を形成するものとできる。
図９は、複数の開口部２２とポリシリコンの結晶粒１８、粒界１９との関係を説明する図である。具体的には、図６で説明したポリシリコン半導体層１６の表面状態に、図８で説明した複数の開口部２２の配置を重ねた状態が図９に示されている。このように、結晶粒１８の大きさと複数の開口部２２の開口面積およびその配置方法によって、複数の開口部２２のうち、いくつかが粒界１９に掛かっている。ここでは、粒界１９に掛かっているものを開口部２３として、粒界１９に掛かっていない開口部２２と区別して示してあるが、この例の場合、２８個の開口部のうち、粒界１９に掛かる開口部２３は、１０個であり、１８個は粒界１９に掛からない開口部２２である。
複数の開口部２２が形成されると、次に、ナノワイヤ３２を構成するコア層３４の形成が行われる。その様子が図１０から図１２に示される。図１０は、コア層３４が形成された様子を示す斜視図で、図１１は、複数の開口部２２，２３とポリシリコンの粒界１９とコア層３４，３５との関係を説明する図で、図１２は、コア層３４，３５の厚さ方向に沿った一部断面図である。
図１０に示すように、コア層３４は、低温絶縁膜２０の複数の開口部２２を成長の核として、ポリシリコン半導体層１６の表面に対し、垂直に延びて形成される。例えば、上記の例で、開口部２２の円形相当径が５０ｎｍであるが、コア層３４は、ほぼこれと同じ大きさの六角形の断面形状を有する。高さは、形成のための時間で制御できるが、例えば、数１００ｎｍから３μｍ程度とできる。
図８を参照して、図１１においては、粒界１９に掛からない開口部２２に対応するコア層３４と、粒界１９に掛かる開口部２３に対応するコア層３５とを区別して示した。粒界１９に掛からない開口部２２に対応するコア層３４は、上記のように、開口部２２の直径とほぼ同じ大きさの直径に成長する。これを通常の直径を有するコア層３４と呼ぶことにする。粒界１９に掛かる開口部２３については、その開口部２３の面積のうち、粒界１９を挟んで分割される面積のうちで大きな面積を占めることになる結晶粒１８の方にコア層３５が成長する。コア層３５については、通常の直径を有するコア層３４よりも直径が小さくなることが生じ得る。また、開口部２３の面積のうち、粒界１９を挟んで分割される面積がほぼ１／２ずつになるときはコア層が成長しないことが生じ得る。
図１１の例では、２８個の開口部のうち、粒界１９に掛からない１８個の開口部２２に対応して通常の直径を有するコア層３４が１８個あり、粒界１９に掛かる１０個の開口部２３に対応して、通常の直径より小さいコア層３５が８個あり、２個は開口部２３のままでコア層が成長しないことが示されている。なお、この例は説明のための単なる例示である。
図１２には、粒界１９に掛からない開口部２２と粒界１９に掛かる開口部２３にそれぞれ対応して成長するコア層３４，３５が示されている。ここで示されるように、粒界１９に掛かる開口部２３のうち、粒界１９の近傍の部分３７にはコア層が成長しない。したがって、粒界１９に掛かる開口部２３に対応して成長するコア層３５の直径は、粒界１９に掛からない開口部２２に対応して成長するコア層３４の通常の直径よりも小さい。なお、この直径の差にかかわらず、成長の高さは、コア層３４，３５にほとんど差が生じない。
次に、コア層３４，３５が、ポリシリコン半導体層１６の表面に垂直に延びるようにするために行われるナノワイヤ成長の配向制御について、図１３から図１７を用いて説明する。ナノワイヤ成長の配向制御とは、シリコンからＩＩＩ−Ｖ族化合物半導体を成長させる際に、シリコンの表面から垂直にＩＩＩ−Ｖ族化合物半導体が成長するように、成長表面の方位の制御を行うことである。
ＧａＡｓ化合物半導体場合、その結晶構造から（１１１）Ａ面上または（１１１）Ｂ面上に成長し、その中で（１１１）Ｂ面上に成長するときに、その表面に対し垂直に成長する。これに対し、シリコンの結晶構造にはそのような特徴がないため、そのままでは、（１１１）Ａ面の成長と（１１１）Ｂ面の成長の双方がありえる。そこで、シリコン表面の方位を、（１１１）Ｂ面の成長に適した面に変換し、さらに、必要に応じ、その表面にＩＩＩ−Ｖ族化合物半導体の成長に適した処理を行う。これがナノワイヤ成長の配向制御処理である。
具体的な処理は、ポリシリコン半導体層１６の表面の自然酸化膜除去処理と、ポリシリコン半導体層１６の（１１１）面から、原子配列を構成する最小単位が１原子間隔×１原子間隔である（１１１）１×１面に変換するための低温熱処理と、ポリシリコン半導体層１６の（１１１）１×１面から、原子配列を構成する最小単位が２原子間隔×２原子間隔であって、表面にＩＩＩ族元素が配置される面である（１１１）Ａ面あるいは表面にＶ族元素が配置される面である（１１１）Ｂ面のうち、（１１１）Ｂ面に変換するための変換処理とを行う。また、これを補充するために、必要に応じ、ＩＩＩ−Ｖ族化合物半導体の薄膜を形成するための交互原料供給変調処理を行う。
自然酸化膜除去処理は、ポリシリコン半導体層１６の表面に自然酸化膜があると、ナノワイヤ３２の成長を阻害するので、これを除去する処理である。上記のように、ポリシリコン半導体層１６の形成から低温絶縁膜２０の形成までは、同じ装置を用いて大気中にポリシリコン半導体層１６を曝さないようにしているが、複数の開口部２２を形成する際に自然酸化膜が形成される可能性がある。
そこで、そのような場合には、水素ガス、窒素ガス、アルゴンガス等の不活性ガス雰囲気で、ガラス基板１２、ポリシリコン半導体層１６等に対し許容できる温度で加熱する。これによって、薄い自然酸化膜が除去されるとともに、シリコンと自然酸化膜との界面における結晶構造から酸素原子が除去される。この酸素原子が除去された箇所には、酸素原子の代わりに、ＩＩＩ族原子またはＶ族原子が吸着することになる。なお、不活性ガス雰囲気の加熱処理の他に、適当な極薄酸化膜除去処理として知られる各種の処理技術を用いてもよい。
低温熱処理の原理について図１３を用いて説明する。図１３は成長温度に対する安定化面の関係を示した図である。ここでは、縦軸に温度、横軸にシリコンを温度上昇させその後高温から温度減少させた時間経過がとられている。高温熱処理時の（１１１）面は、１×１構造またはその整数倍である７×７構造で構成される。ここで、１×１構造とは、原子配列を構成する最小単位が１原子間隔×１原子間隔である構造で、これを（１１１）１×１として表すことができる。
シリコンにおいて、最も安定に生じやすい構造は、（１１１）７×７といわれている。ＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体では、（１１１）２×２の構造であるので、（１１１）１×１からの変換は容易であるが、（１１１）７×７からの変換は容易ではない。そこで、シリコンの表面を一旦（１１１）１×１の構造に持って行き、その後、ＩＩＩ−Ｖ族化合物半導体を成長させることがよい。
この高温熱処理時の（１１１）１×１構造は、高温から温度を減少させてゆくと、（１１１）２×１構造を含む不規則な原子配列が表面に形成される。（１１１）２×１構造とは、原子配列を構成する最小単位が２原子間隔×１原子間隔である構造である。図１４に（１１１）２×１構造、図１５に（１１１）１×１構造をそれぞれ模式図として示した。
さらに温度を下げてゆくと、４００℃近辺で、再び（１１１）１×１構造に戻る。さらに温度を減少させてゆくと、（１１１）１×１構造が他の構造に変わって行く。そこで、高温側からこの４００℃近辺に温度を下げることで、ポリシリコン半導体層１６の（１１１）２×１構造を含む不規則な原子配列の構造から、（１１１）１×１構造に変換することができることになる。低温熱処理とは、ポリシリコン半導体層１６の（１１１）面を、（１１１）１×１構造に変換する処理である。したがって、低温熱処理の温度は、どのような温度でもよいのではなく、図１３に示されるように、（１１１）１×１構造となる４００℃近辺に温度を減少させる熱処理である。これを低温熱処理と呼ぶのは、ＩＩＩ−Ｖ族化合物半導体の成長温度領域が４００℃から８００℃の間で、その温度より低い温度であるからである。
具体的な低温熱処理は、３５０℃から４５０℃の間の温度で、水素ガス、窒素ガス、アルゴンガス、ヘリウムガス等の不活性ガス雰囲気で行われる。
このように、ポリシリコン半導体層１６の表面を（１１１）１×１構造に変換した後、その（１１１）１×１面から、原子配列を構成する最小単位が２原子間隔×２原子間隔であって、ＩＩＩ−Ｖ族化合物半導体が成長する（１１１）Ａ面と（１１１）Ｂ面のうちで、面に垂直に成長する（１１１）Ｂ面に変換するための変換処理が行われる。その変換処理は、低温熱処理工程の直後にＶ族元素を含む原料を供給することで行われる。Ｖ族元素を含む原料としては、Ｎ、Ｐ、Ａｓ、Ｓｂを含むガスであることが好ましい。例えば、ＡｓＨ3であるアルシンを用いることができる。この変換処理は、４００℃から５００℃の温度で行われることが好ましい。ＡｓＨ3は、水素ガスをキャリアガスとして、分圧を１．３×１０-4ａｔｍとすることができる。
この（１１１）Ｂ面への変換処理は、（１１１）１×１構造への変換のための低温熱処理工程の直後に行うものとする他に、低温熱処理工程と同時に行うものとしてもよい。すなわち、ポリシリコン半導体層１６の（１１１）面を４００℃近辺での低温熱処理によって（１１１）１×１構造に変換しながら、Ｖ族元素を含む原料も供給して、（１１１）Ｂ面に変換するものとできる。
このように（１１１）Ｂ面への変換が行われると、次に、ＩＩＩ−Ｖ族化合物半導体の薄膜を形成するために、ポリシリコン半導体層１６に、ＩＩＩ族元素を含む原料ガスと、Ｖ族元素を含む原料ガスとを交互に供給することで行われる。この処理は、このように、異なる原料ガスを交互に供給するので、交互原料供給変調法（Ｆｌｏｗ ｒａｔｅ Ｍｏｄｕｌａｔｅｄ Ｅｐｉｔａｘｙ：ＦＭＥ）と呼ぶことができる。この交互原料供給変調法を行うことで、（１１１）Ｂ面に変換する処理においてポリシリコン半導体層１６に吸着したＡｓが熱によって乖離することを防ぐことができる。また、（１１１）１×１構造から（１１１）Ｂ面に変換するときに、変換し切れなかった部位があったとしても、（１１１）Ｂ面に再形成することができるという補充的効果も有する。
図１６は、交互原料供給変調法の詳細なタイムチャートである。ここに示されるように、ＩＩＩ族元素を含むガスとしてのアルシンであるＡｓＨ3の供給を２ｓ、Ｖ族元素を含むガスとしてのトリメチルガリウムであるＴＭＧａの供給を２ｓ、その間に水素ガスによるパージ期間を１ｓ挟み、この２ｓ−１ｓ−２ｓ−１ｓを１サイクルとして、数１０回繰り返す。このときのＡｓＨ3の分圧は、水素ガスをキャリアガスとして２．５×１０-4ａｔｍとでき、ＴＭＧａの分圧は、水素ガスをキャリアガスとして、１．０×１０-6ａｔｍとすることができる。
このように、低温絶縁膜２０の開口部２２に露出するポリシリコン半導体層１６の表面が（１１１）Ｂ面に変換され、適当なＩＩＩ−Ｖ族化合物半導体の薄膜が形成されると、次に、その開口部２２を成長の核として、コア層３４の形成処理が行われる。コア層３４の成長には、例えば、有機金属化学気相エピタキシ法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＭＯＶＰＥ）または、分子線エピタキシ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）等を用いることができる。
具体的には、大陽日酸株式会社製の製品番号ＨＲ２３３９の減圧横型ＭＯＶＰＥ装置を用いて、所定の温度と減圧条件の下で、ＩＩＩ族元素を含む原料ガスと、Ｖ族元素を含む原料ガスと、ｎ型にドーピングするためにＰ等のｎ型不純物を含む原料ガスとを供給すればよい。減圧条件としては、例えば、０．１ａｔｍとすることができる。ＩＩＩ族元素を含む原料としては、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉを含むガスを用いることができ、Ｖ族元素を含む原料としては上記のように、Ｎ、Ｐ、Ａｓ、Ｓｂを含むガスを用いることができる。
ここでは、ｎ型ＧａＡｓのコア層３４を形成するので、約７５０℃で、ＴＭＧａであるトリメチルガリウム、ＡｓＨ3であるアルシン、ｎ型ドーパントガスとしてＳｉＨ4であるモノシランガス、キャリアガスとしての水素ガスを供給する。ＴＭＧａの分圧は１×１０-6ａｔｍ、ＡｓＨ3の分圧は２．５×１０-4ａｔｍとすることができる。ＳｉＨ4の量は、ｎ型濃度の設定によって定めることができるが、例えば、７×１０17／ｃｍ3から２．０×１０18／ｃｍ3とすることができる。原料ガスの供給時間は、２０分とすることができる。２０分の時間は、コア層３４の成長高さを決める時間であるので、適宜設定することができる。ここでは、目標高さを約１μｍとして、時間を２０分としてある。
図１７は、以上の処理の全体を示すタイムチャートである。横軸は時間、縦軸は温度である。ここでは、全工程が、上記の減圧横型ＭＯＶＰＥ装置を用いて処理される。時間ｔ1からｔ2は、自然酸化膜除去のための期間である。ここでは、９２５℃５分間、水素ガス雰囲気に維持する。時間ｔ2から時間ｔ3の期間は、ポリシリコン半導体層１６の（１１１）面を（１１１）１×１構造に変換するのに適した温度に温度減少させる期間である。ここでは、４００℃に温度減少させる。時間ｔ3からｔ4の期間は、（１１１）１×１構造への変換と同時に、ここでは（１１１）Ｂ面への変換も行われる低温熱処理の期間である。この期間は、処理温度が４００℃に維持され、上記のように、水素ガスをキャリアガスとして、分圧を１．３×１０-4ａｔｍとしてＡｓＨ3が供給される。
時間ｔ4からｔ5の間の期間は、４００℃からＧａＡｓの成長に適した温度に昇温させる期間である。ここでは、７５０℃に温度上昇させる。この期間はまた、上記のようにＦＭＥと呼ばれる交互原料供給変調法を行う期間でもある。したがって、この期間において、上記のように、水素ガスをキャリアガスとして２．５×１０-4ａｔｍの分圧のＡｓＨ3と、１．０×１０-6ａｔｍの分圧のＴＭＧａが、間にパージ期間を挟みながら、交互に供給される。なお、最初の処理は、ＴＭＧａを供給し、次にＡｓＨ3を供給するようにする。
時間ｔ5からｔ6の期間がコア層３４を成長させる期間である。ここでは７５０℃に２０分維持し、上記のように、水素をキャリアガスとし、１×１０-6ａｔｍの分圧のＴＭＧａ、２．５×１０-4ａｔｍの分圧のＡｓＨ3を供給し、ＳｉＨ4を、ｎ型濃度が７×１０17／ｃｍ3から２．０×１０18／ｃｍ3とするように供給される。時間ｔ6の後は、ＴＭＧａの供給を止めるが、しばらくＡｓＨ3の供給を続けることが好ましい。
なお、Ｇａはその融点が２９℃と低いので、上記の交互原料供給変調法を処理温度の昇温過程で行うものとしたが、さらに交互原料供給変調法を省略することも可能である。すなわち、ＡｓＨ3の下で低温処理することで、交互原料供給変調法を行うことと同様の効果を得ることができる。したがって、交互原料供給変調法の処理は、必要に応じ用いるものとしてもよい。
このようにしてコア層３４が形成されると、引き続き、シェル層４４の形成が行われる。シェル層４４の形成によって、ナノワイヤ３２が出来上がることになる。図１８、図１９は、シェル層４４の形成の様子を説明する図で、図１８は斜視図、図１９は、ナノワイヤ３２の厚さ方向に沿った一部断面図である。
シェル層４４の形成は、図１７で説明した時間ｔ6のあと、温度をコア層３４の成長温度よりも５０℃から２００℃程度低下させ、パージ時間を十分とった後、引き続いて行うことができる。処理温度を低下させることで、コア層３４の径方向主体にシェル層４４を成長させることができる。具体的には、７００℃の温度で、水素をキャリアガスとし、１×１０-6ａｔｍの分圧のＴＭＧａ、２．５×１０-4ａｔｍの分圧のＡｓＨ3を供給し、ｐ型ドーパントガスとして、ジメチル亜鉛ガスを供給する。ジメチル亜鉛ガスの量は、ｐ型濃度の設定によって定めることができるが、例えば、４．８×１０18／ｃｍ3とすることができる。
図１９に示されるように、シェル層４４は、コア層３４の外周部に成長する。すなわち、主としてコア層３４の径方向に成長する。粒界１９に掛かる開口部２３においても、粒界１９の近傍の部分３７の上方において、コア層３５の径方向に成長するので、このような場合でも、シェル層４４はコア層３５の周囲を完全に被覆したナノワイヤ３３となる。なお、シェル層４４の厚さは、コア層３４の円形相当径を５０ｎｍとして、１０ｎｍから２０ｎｍとすることができる。
このようにして、径方向にｐｎ接合を有するナノワイヤ３２が形成されると、必要に応じ表面保護膜を形成した後、絶縁層５０によって隣接するナノワイヤ３２の間が埋められる。表面保護膜としては、例えば、スパッタリング技術によるＡｌ2Ｏ3膜等を用いることができる。絶縁層５０は、ＳｉＮ等を成分とする液体または適当な絶縁樹脂液体をスピンコーティング等で塗布して形成することができる。絶縁層５０の高さは、ナノワイヤ３２の高さを１μｍとして、その半分の５００ｎｍ程度とすることができる。その様子が図２０、図２１に示される。図２０は斜視図、図２１はナノワイヤ３２の厚さ方向に沿った一部断面図である。
その次に、ナノワイヤ３２に表面保護膜が形成されている場合にはそれを除去し、透明電極膜としての上部電極層５２が形成される。その様子が図２２に示される。図２２は、半導体装置１０を説明したときの図２に相当する図である。上部電極層５２は、絶縁層５０の上に、ナノワイヤ３２，３３を完全に内部に包み込むようにして形成される。かかる上部電極層５２としては、インジウム酸化スズ（ＩＴＯ）膜をスピンコーティング等で塗布して形成することができる。このようにして、図１から図３で説明した半導体装置１０を得ることができる。
［実施形態２］
上記では、コアシェル構造のナノワイヤとして、ｎ型ＧａＡｓのコア層とｐ型ＧａＡｓのシェル層の単一接合を用いるものとして説明した。ここで、シェル層を、多接合として、量子井戸層を含むレーザダイオードの構造を有するナノワイヤとすることができる。図２３と図２４はその様子を説明する図で、図２３は、量子井戸層を含むコアシェル構造のナノワイヤ４６の軸方向に直角な方向の断面図であり、図２４は、ナノワイヤ４６の厚さ方向に沿った一部断面図である。このナノワイヤ４６は、ｎ型ＧａＡｓのコア層３４と、量子井戸構造の多接合シェル層である第１シェル層３６と、ｐ型ＧａＡｓの第２シェル層４４を有し、第１シェル層３６は、コア層３４の側から第２シェル層４４の側に向かって、ｎ型ＡｌＧａＡｓの第１バリア層３８、ｐ型ＧａＡｓの量子井戸層４０、ｐ型ＡｌＧａＡｓの第２バリア層４２を有する。このように、このナノワイヤ４６は、４接合構造を有している。
第１バリア層３８のｎ型ＡｌＧａＡｓは、コア層３４のｎ型ＧａＡｓよりもバンドギャップが大きく、また、量子井戸層４０のｐ型ＧａＡｓよりもバンドギャップが大きい。同様に、第２バリア層３８のｐ型ＡｌＧａＡｓは、第２シェル層４４のｐ型ＧａＡｓよりもバンドギャップが大きく、また、量子井戸層４０のｐ型ＧａＡｓよりもバンドギャップが大きい。これらのバンドギャップの差は、傾斜がつけられていて、量子井戸層４０におけるバンド不連続性を少なくしている。すなわち、第１バリア層３８においては、コア層３４から量子井戸層４０に向かってバンドギャップが次第に小さくされ、また、第２バリア層３８においても、第２シェル層４４から量子井戸層４０に向かってバンドギャップが次第に小さくされる。
このナノワイヤ４６の形成は、図１から図３で説明した半導体装置１０において、シェル層４４を、第１シェル層３６と第２シェル層４４に置き換えた構造である。したがって、半導体装置１０の製造工程において、シェル層の形成工程のみが相違し、その他の工程は同様の内容である。すなわち、図２４に示されるように、ガラス基板１２の上に下部電極層１４が設けられ、その上にポリシリコン半導体層１６が形成され、その上に、ナノワイヤ４６のコア層３４の成長の核となるための開口部２２が設けられる低温絶縁膜２０が形成される。
そして、図１６、図１７に関連して説明したように、自然酸化膜除去処理、（１１１）面から（１１１）１×１構造への変換処理、（１１１）１×１構造から（１１１）Ｂ面への変換処理、ＦＭＥと呼ばれるＩＩＩ−Ｖ族化合物半導体の薄膜形成処理を経て、コア層３４、第１シェル層３６、第２シェル層４４の形成が行われる。具体的には、図１７において、時間ｔ6の後で、引き続き第１シェル層３６、第２シェル層４４の形成が行われる。
第１シェル層３６を構成する第１バリア層３８、量子井戸層４０、第２バリア層４２と、第２シェル層４４の形成は、ＭＯＰＶＤ装置の処理温度を７００℃に低下させて、以下の手順で行うことができる。
まず、ＴＭＡｌであるトリメチルアルミニウム、ＴＭＧａであるトリメチルガリウム、ＡｓＨ3であるアルシン、ＳｉＨ4であるモノシランを、水素ガスとともに供給する。これによって、コア層３４の主として径方向に、第１バリア層３８であるｎ型ＡｌＧａＡｓが形成される。第１バリア層３８の径方向厚さは、５ｎｍ以上であればよく、例えば２２ｎｍとすることができる。
次に、ＴＭＧａであるトリメチルガリウム、ＡｓＨ3であるアルシン、ジメチル亜鉛を、水素ガスとともに供給する。これによって、第１バリア層３８の主として径方向に、量子井戸層４０であるｐ型ＧａＡｓが形成される。量子井戸層４０の径方向厚さは、１ｎｍから５０ｎｍ程度であればよく、例えば２２ｎｍとすることができる。
そして、ＴＭＡｌであるトリメチルアルミニウム、ＴＭＧａであるトリメチルガリウム、ＡｓＨ3であるアルシン、ジメチル亜鉛を、水素ガスとともに供給する。これによって、量子井戸層４０の主として径方向に、第２バリア層４２であるｐ型ＡｌＧａＡｓが形成される。第２バリア層４２の径方向厚さは、５ｎｍ以上であればよく、例えば２２ｎｍとすることができる。
その後に、ＴＭＧａであるトリメチルガリウム、ＡｓＨ3であるアルシン、ジメチル亜鉛を、水素ガスとともに供給する。これによって、第２バリア層４２の主として径方向に、第２シェル層４４であるｐ型ＧａＡｓが形成される。第２シェル層４４の径方向厚さは、図１で説明した半導体装置１０のシェル層４４と同様に１０ｎｍから２０ｎｍとすることができる。
これらにおいて、ＴＭＡｌの分圧は、７．５×１０-7ａｔｍ、ＴＭＧａの分圧は、８．２×１０-7ａｔｍ、ＡｓＨ3の分圧は、１．３×１０-4ａｔｍとすることができる。また、第１バリア層３８のｎ型ドーパントの濃度は、７×１０17／ｃｍ3から２．０×１０18／ｃｍ3とすることができ、量子井戸層４０、第２バリア層４２、第２シェル層４４のｐ型ドーパントの濃度は、それぞれ４．８×１０18／ｃｍ3とすることができる。
このようにして、量子井戸層４０を含むレーザダイオード構造のナノワイヤ４６を形成することができるが、レーザ発振器として作用させるためには、量子井戸層４０内においてナノワイヤ４６の軸方向に光を繰り返し反射させて光増幅する必要がある。図２４には、そのための共振器ミラーとして働く反射部４８，４９が示されている。
すなわち、コア層３４以外の第１バリア層３８、量子井戸層４０、第２バリア層４２、第２シェル層４４は、開口部２２に接触せず、低温絶縁膜２０に接している。この構造によって、量子井戸層４０の屈折率と低温絶縁膜２０の屈折率の差によって、量子井戸層４０と低温絶縁膜２０との界面が光学的な反射部４８として作用する。また、量子井戸層４０の上端は、最終的には上部電極層５２と接するので、量子井戸層４０の屈折率と上部電極層５２の屈折率の差によって、量子井戸層４０と上部電極層５２との界面が光学的な反射部４９として作用する。
このようにして、ガラス基板１２の上のポリシリコン半導体層１６の上に形成された量子井戸層４０を含むナノワイヤ４６について、絶縁層５０、上部電極層５２を設けることで、レーザダイオードとしての半導体装置を構成することができる。そして、図１で説明したと同様に、上部電極層５２と下部電極層１４との間に駆動電源を接続することで、この半導体装置を発光させることができる。
［実施形態３］
上記では、ナノワイヤのコア層としてＧａＡｓを用いているので、その処理温度が７５０℃と高く、ガラス基板１２として、耐熱性の高い石英ガラスを用いる必要がある。例えば、ナノワイヤをｎ型ＩｎＡｓのコア層とｐ型ＩｎＡｓのシェル層とで構成して、受光素子等としての半導体装置とするものとすれば、処理温度を５４０℃程度に低下させることができる。この温度であれば、液晶ディスプレイ等で用いられるガラス基板をそのまま用いることができる。例えば、コーニング社の製品番号７０５９等を用いることができる。
図２５、図２６は、ｎ型ＩｎＡｓのコア層とｐ型ＩｎＡｓのシェル層のコアシェル構造のナノワイヤを形成するときのタイムチャートである。図２５は、図１６に対応して、交互原料供給変調法の詳細なタイムチャートであり、図２６は図１７に対応して、ナノワイヤ形成処理の全体を示すタイムチャートである。図２６に示されるように、処理温度の上限を５４０℃とすることができる。ＩｎＡｓの形成には、トリメチルインジウムであるＴＭＩｎとアルシンであるＡｓＨ3が用いられる。ＴＭＩｎの分圧とＡｓＨ3の分圧は、交互原料供給変調法のときも、コア層とシェル層の形成のときも、図２５に示される値を用いることができる。
なお、自然酸化膜除去が５４０℃で不十分な場合には、不活性ガス雰囲気の熱処理に代えて、他の周知の自然酸化膜除去法を用いることが必要である。また、図２６に示されるように、交互原料供給変調法の処理は、４００℃の低温熱処理工程の後で同じ温度条件の下で行われることが好ましい。
このようにして、一般的なガラス基板を用いて、ポリシリコン半導体層の上にナノワイヤを形成し、半導体装置とすることができる。
本発明に係る半導体装置及び半導体装置の製造方法は、発光素子、レーザダイオード、受光素子、光源素子、白色光源素子、太陽電池、多接合太陽電池、カラーセンサ、バイポーラトランジスタ、ＭＩＳトランジスタ等に利用できる。
１０ 半導体装置、１２ ガラス基板、１４ 下部電極層、１６ ポリシリコン半導体層、１８ 結晶粒、１９ 粒界、２０ 低温絶縁膜、２２，２３ 開口部、３０ 発光、３２，３３，４６ ナノワイヤ、３４，３５ コア層、３６ 第１シェル層、３７ 部分、３８ 第１バリア層、４０ 量子井戸層、４２ 第２バリア層、４４ （第２）シェル層、４８，４９ 反射部、５０ 絶縁層、５２ 上部電極層、６０ 駆動電源。

Claims (12)

  1. ガラスまたはフィルム状の基板と、
    基板の面に平行に（１１１）面を有して形成されるポリシリコン半導体層と、
    ポリシリコン半導体層の（１１１）面を被覆し、ポリシリコンの各結晶粒の（１１１）面上の面積よりも小さい面積の複数の開口部を有する開口部付絶縁膜と、
    開口部付絶縁膜の開口部を核として、ポリシリコン半導体層の（１１１）面に垂直に延びるＩＩＩ−Ｖ族化合物半導体の複数のナノワイヤと、
    を含むことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    ナノワイヤは、
    開口部付絶縁膜の開口部からポリシリコン半導体層の（１１１）面に垂直に延びるコア層と、
    コア層の長手方向に垂直な径方向に延びてコア層を覆う少なくとも１つのシェル層と、
    を有するコアシェル構造のナノワイヤであることを特徴とする半導体装置。
  3. 請求項２に記載の半導体装置において、
    ナノワイヤは、
    第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層と、
    第２の導電型を有するＩＩＩ−Ｖ族化合物半導体のシェル層と、
    を有することを特徴とする半導体装置。
  4. 請求項２に記載の半導体装置において、
    ナノワイヤは、
    第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層と、
    量子井戸層を含むＩＩＩ−Ｖ族化合物半導体の第１シェル層と、
    第２の導電型を有するＩＩＩ−Ｖ族化合物半導体の第２シェル層と、
    を有することを特徴とする半導体装置。
  5. 請求項３に記載の半導体装置において、
    基板とポリシリコン半導体層との間に設けられる下部電極層と、
    シェル層を被覆する透明導電体の上部電極層と、
    を含むことを特徴とする半導体装置。
  6. 請求項４に記載の半導体装置において、
    基板とポリシリコン半導体層との間に設けられる下部電極層と、
    第２シェル層を被覆する透明導電体の上部電極層と、
    を含むことを特徴とする半導体装置。
  7. ガラスまたはフィルム状の基板の面に平行に（１１１）面を有するポリシリコン半導体層を形成する工程と、
    ポリシリコン半導体層の（１１１）面を被覆し、ポリシリコンの各結晶粒の（１１１）面上の面積よりも小さい面積の複数の開口部を有する開口部付絶縁膜を形成する工程と、
    開口部付絶縁膜の開口部を核として、ポリシリコン半導体層の（１１１）面に垂直に延びるＩＩＩ−Ｖ族化合物半導体の複数のナノワイヤを形成するナノワイヤ形成工程と、
    を含み、
    ナノワイヤ形成工程は、
    ポリシリコン半導体層の（１１１）面から、原子配列を構成する最小単位が１原子間隔×１原子間隔である（１１１）１×１面に変換するために予め定めた所定条件の低温熱処理を行う工程と、
    ポリシリコン半導体層の（１１１）１×１面から、原子配列を構成する最小単位が２原子間隔×２原子間隔であって、表面にＩＩＩ族元素が配置される面である（１１１）Ａ面あるいは表面にＶ族元素が配置される面である（１１１）Ｂ面に変換するためにＩＩＩ族元素を含む原料またはＶ族元素を含む原料を供給する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    ナノワイヤ形成工程は、
    開口部付絶縁膜の開口部からポリシリコン半導体層の（１１１）面に垂直に延びるコア層を形成するコア層形成工程と、
    コア層の長手方向に垂直な径方向に延びてコア層を覆う少なくとも１つのシェル層を形成するシェル層形成工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    ナノワイヤ形成工程は、
    第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層を形成するコア層形成工程と、
    第２の導電型を有するＩＩＩ−Ｖ族化合物半導体のシェル層を形成するシェル層形成工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    ナノワイヤ形成工程は、
    第１の導電型を有するＩＩＩ−Ｖ族化合物半導体のコア層を形成するコア層形成工程と、
    量子井戸層を含むＩＩＩ−Ｖ族化合物半導体の第１シェル層を形成する第１シェル層形成工程と、
    第２の導電型を有するＩＩＩ−Ｖ族化合物半導体の第２シェル層を形成する第２シェル層形成工程と、
    を有することを特徴とする半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    基板とポリシリコン半導体層との間に下部電極層を設ける工程と、
    シェル層を被覆する透明導電体の上部電極層を設ける工程と、
    を含むことを特徴とする半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    基板とポリシリコン半導体層との間に下部電極層を設ける工程と、
    第２シェル層を被覆する透明導電体の上部電極層を設ける工程と、
    を含むことを特徴とする半導体装置の製造方法。
JP2012501804A 2010-02-25 2011-02-23 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5464458B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012501804A JP5464458B2 (ja) 2010-02-25 2011-02-23 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010040019 2010-02-25
JP2010040019 2010-02-25
PCT/JP2011/053909 WO2011105397A1 (ja) 2010-02-25 2011-02-23 半導体装置及び半導体装置の製造方法
JP2012501804A JP5464458B2 (ja) 2010-02-25 2011-02-23 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2011105397A1 true JPWO2011105397A1 (ja) 2013-06-20
JP5464458B2 JP5464458B2 (ja) 2014-04-09

Family

ID=44506803

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012501804A Expired - Fee Related JP5464458B2 (ja) 2010-02-25 2011-02-23 半導体装置及び半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8816324B2 (ja)
EP (1) EP2541625A1 (ja)
JP (1) JP5464458B2 (ja)
TW (1) TW201145506A (ja)
WO (1) WO2011105397A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735797B2 (en) 2009-12-08 2014-05-27 Zena Technologies, Inc. Nanowire photo-detector grown on a back-side illuminated image sensor
US9343490B2 (en) 2013-08-09 2016-05-17 Zena Technologies, Inc. Nanowire structured color filter arrays and fabrication method of the same
US9406709B2 (en) 2010-06-22 2016-08-02 President And Fellows Of Harvard College Methods for fabricating and using nanowires
US8546742B2 (en) 2009-06-04 2013-10-01 Zena Technologies, Inc. Array of nanowires in a single cavity with anti-reflective coating on substrate
US8274039B2 (en) 2008-11-13 2012-09-25 Zena Technologies, Inc. Vertical waveguides with various functionality on integrated circuits
US9000353B2 (en) 2010-06-22 2015-04-07 President And Fellows Of Harvard College Light absorption and filtering properties of vertically oriented semiconductor nano wires
US9478685B2 (en) * 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
US8748799B2 (en) 2010-12-14 2014-06-10 Zena Technologies, Inc. Full color single pixel including doublet or quadruplet si nanowires for image sensors
US8866065B2 (en) 2010-12-13 2014-10-21 Zena Technologies, Inc. Nanowire arrays comprising fluorescent nanowires
US8299472B2 (en) 2009-12-08 2012-10-30 Young-June Yu Active pixel sensor with nanowire structured photodetectors
US9515218B2 (en) 2008-09-04 2016-12-06 Zena Technologies, Inc. Vertical pillar structured photovoltaic devices with mirrors and optical claddings
US9299866B2 (en) 2010-12-30 2016-03-29 Zena Technologies, Inc. Nanowire array based solar energy harvesting device
US8229255B2 (en) 2008-09-04 2012-07-24 Zena Technologies, Inc. Optical waveguides in image sensors
JP5409707B2 (ja) * 2011-06-15 2014-02-05 シャープ株式会社 半導体素子、半導体素子の製造方法、発光ダイオード、光電変換素子、太陽電池、照明装置、バックライトおよび表示装置
DE102011112706B4 (de) 2011-09-07 2021-09-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement
FR2992980B1 (fr) * 2012-07-03 2018-04-13 Saint-Gobain Recherche Substrat comprenant une couche de silicium et/ou de germanium et un ou plusieurs nanofils d'orientation perpendiculaire a la surface du substrat
FR2997420B1 (fr) 2012-10-26 2017-02-24 Commissariat Energie Atomique Procede de croissance d'au moins un nanofil a partir d'une couche d'un metal de transition nitrure obtenue en deux etapes
FR2997557B1 (fr) 2012-10-26 2016-01-01 Commissariat Energie Atomique Dispositif electronique a nanofil(s) muni d'une couche tampon en metal de transition, procede de croissance d'au moins un nanofil, et procede de fabrication d'un dispositif
EP2741337B1 (en) * 2012-12-07 2018-04-11 IMEC vzw Semiconductor heterostructure field effect transistor and method for making thereof
DE102013100291B4 (de) * 2013-01-11 2021-08-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
DE102013009824A1 (de) * 2013-06-11 2014-12-11 Forschungsverbund Berlin E.V. Halbleitervorrichtung mit Nanosäulen aus Gruppe III-Nitridmaterial und Herstellungsverfahren für eine solche Halbleitervorrichtung
FR3011381B1 (fr) * 2013-09-30 2017-12-08 Aledia Dispositif optoelectronique a diodes electroluminescentes
KR20150054383A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 발광소자
DE102013112490A1 (de) * 2013-11-13 2015-05-13 Osram Opto Semiconductors Gmbh Halbleiterschichtenfolge und Verfahren zu deren Herstellung
CN103943754A (zh) * 2014-03-06 2014-07-23 京东方科技集团股份有限公司 一种电致发光器件及其制备方法和显示装置
CN104485421B (zh) * 2014-11-14 2017-02-22 北京邮电大学 一种钙钛矿/纳米线混合型太阳能电池及其制备方法
US10103242B2 (en) 2015-08-12 2018-10-16 International Business Machines Corporation Growing groups III-V lateral nanowire channels
JP6873409B2 (ja) * 2016-04-21 2021-05-19 富士通株式会社 発光素子及びその製造方法
EP3566251B1 (en) * 2017-01-09 2024-08-14 Nanosys, Inc. Light emitting diodes with integrated reflector for a direct view display and method of making thereof
US10998465B2 (en) 2017-01-09 2021-05-04 Glo Ab Light emitting diodes with integrated reflector for a direct view display and method of making thereof
WO2019023170A1 (en) * 2017-07-26 2019-01-31 The Penn State Research Foundation CRYSTALLINE FILMS OBTAINED FROM A CRYSTAL SILICON GERM LAYER PREPARED BY ALUMINUM-INDUCED CRYSTALLIZATION
FR3077653A1 (fr) 2018-02-06 2019-08-09 Aledia Dispositif optoelectronique avec des composants electroniques au niveau de la face arriere du substrat et procede de fabrication
WO2019175921A1 (ja) 2018-03-12 2019-09-19 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2019182712A (ja) * 2018-04-12 2019-10-24 株式会社デンソー 半導体装置
RU199472U1 (ru) * 2020-06-25 2020-09-02 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет ИТМО" Фотосенсор на основе гибкой мембраны с нитевидными нанокристаллами

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730634B1 (en) 2000-07-14 2004-05-04 University Of Kentucky Research Foundation Inhibitors of plant peptide deformylase for use as broad-spectrum herbicides and method for identifying the same
JP4045731B2 (ja) 2000-09-25 2008-02-13 株式会社日立製作所 薄膜半導体素子の製造方法
WO2004088755A1 (en) 2003-04-04 2004-10-14 Startskottet 22286 Ab Nanowhiskers with pn junctions and methods of fabricating thereof
JP2008085188A (ja) 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
KR20090096704A (ko) 2006-12-22 2009-09-14 큐나노 에이비 직립 나노와이어 구조를 갖는 ｌｅｄ 및 이를 제조하는 방법
WO2008129861A1 (ja) 2007-04-18 2008-10-30 Panasonic Corporation 発光素子
JP5309386B2 (ja) 2007-08-20 2013-10-09 国立大学法人北海道大学 半導体発光素子アレー、その製造方法、及び光送信機器
JP2009129941A (ja) 2007-11-20 2009-06-11 Panasonic Corp 発光デバイス
JP2009147140A (ja) 2007-12-14 2009-07-02 Panasonic Corp 発光素子および発光素子の製造方法
KR101475524B1 (ko) 2008-08-05 2014-12-23 삼성전자주식회사 실리콘 풍부산화물을 포함하는 나노와이어 및 그의제조방법

Also Published As

Publication number Publication date
JP5464458B2 (ja) 2014-04-09
TW201145506A (en) 2011-12-16
WO2011105397A1 (ja) 2011-09-01
EP2541625A1 (en) 2013-01-02
US8816324B2 (en) 2014-08-26
US20120313078A1 (en) 2012-12-13

Similar Documents

Publication Publication Date Title
JP5464458B2 (ja) 半導体装置及び半導体装置の製造方法
JP5943339B2 (ja) 発光素子およびその製造方法
JP6486519B2 (ja) ナノワイヤサイズの光電構造及びその選択された部分を改質する方法
KR102461045B1 (ko) 그래핀 유형 기재 상에 성장된 나노와이어를 기반으로 하는 레이저 또는 led
KR102698244B1 (ko) 그라파이트 기판 상에 나노와이어 또는 나노피라미드를 성장시키는 방법
US8785226B2 (en) Epitaxial growth of in-plane nanowires and nanowire devices
CN102760801B (zh) 发光二极管的制备方法
CN110678990B (zh) 纳米结构
US20130001511A1 (en) Elevated LED
TWI504016B (zh) 發光二極體
CN114207778A (zh) 纳米线器件
JP2022500851A (ja) 発光用または光検出用の構造を有する半導体デバイス
TW201501352A (zh) 氮化物半導體多層膜反射鏡及使用其之發光元件
TWI497762B (zh) 用於製造光電半導體晶片之方法
CN103367554B (zh) 发光二极管的制备方法
TW201511334A (zh) 具有經減低漏電之奈米線發光二極體結構及其製造方法
JP6232611B2 (ja) 発光素子およびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140108

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees