JPWO2011104942A1 - 液晶表示装置 - Google Patents

Abstract

本発明の液晶表示装置では、各画素は、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色のサブピクセルを含んで構成される。 一方の基板は、走査線（１１）と、信号線（１２）と、補助容量配線（１３）と、該走査線及び該信号線のそれぞれと接続された薄膜トランジスタ（１４）と、該薄膜トランジスタと接続された画素電極とを備える。走査線（１１）と画素電極とは、ゲート・ドレイン容量（Ｃｇｄ）を形成し、１つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極が形成するゲート・ドレイン容量（Ｃｇｄ）が、より小さな画素容量をもつ画素電極が形成するゲート・ドレイン容量（Ｃｇｄ）よりも大きい。画素電極の走査線（１１）との重なり面積は、単色のサブピクセルに対応して配置される画素電極毎に、走査線（１１）の信号の進行方向に従って始めは増加し、かつその増加率が減少するように形成され、上記増加率は、画素容量の異なる画素電極毎に異なる。本発明の液晶表示装置によると、Ｃｇｄグラデーションを行うパネルにおいて、サブピクセル間の画素容量が異なっていたとしても、焼きつきが生じにくい。

Description

本発明は、液晶表示装置に関する。より詳しくは、薄膜トランジスタを用いた駆動方式を採用する液晶表示装置に関するものである。

液晶表示（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）装置は、一対の基板間に充填された液晶層等を利用して、光源から出射された光の光学特性を制御することにより表示を行う装置であり、薄型、軽量、低消費電力といった特長を活かし、様々な分野で用いられている。

液晶表示装置は、基板に形成した一対の電極により液晶層に電圧を印加して液晶分子の配向状態を変化させ、液晶層を透過する光の偏光状態を変化させる。液晶表示装置には、カラー表示を行うために、複数色のカラーフィルタが配置される。液晶層を挟持する一対の基板は、スペーサによってその間隔（セルギャップ）が一定に保持され、シール材によって互いが貼り合わされている。

液晶表示装置には、通常、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色のサブピクセルが形成される。それぞれのサブピクセルに対し、各色のカラーフィルタが配置され、各色のカラーフィルタを透過する光を調整することで、画素（ピクセル）単位で色制御が行われる。

近年では、これらＲＧＢ以外に、輝度を高める目的として白（Ｗ）のサブピクセルを配置する等の工夫がなされている（例えば、特許文献１参照。）。また、ＲＧＢＷのサブピクセルの面積を各色で異ならせ、カラーバランスを適切に調整する方法も検討されている（例えば、特許文献２参照。）。

液晶表示装置には、通常、画素電極がマトリクス状に配置され、各画素電極は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）によるスイッチを通して駆動される。ＴＦＴは三端子型の電界効果トランジスタであり、各ＴＦＴのドレイン電極は、そのＴＦＴに対応する画素電極に接続される。各ＴＦＴのゲート電極は、マトリクスの各行のゲートバスラインと接続される。各ＴＦＴのソース電極は、マトリクスの各列のソースバスラインと接続される。ソースバスラインに画像信号を与えるとともに、ゲートバスラインを順次走査することにより、所望の画像を得ることができる。

液晶表示装置によっては、各色のサブピクセルによって液晶層の厚み（セルギャップ）を異ならせるマルチギャップの構成をとることがある。ただし、異なる大きさのセルギャップは、画素電極に対し異なる容量値を与えることになるため、サブピクセル間の画素容量を等しくするために、（ａ）画素電極面積を等しくし、蓄積容量を異ならせる、（ｂ）画素電極面積を異ならせ、蓄積容量を等しくする等の工夫が必要となる（例えば、特許文献３参照。）。

また、液晶表示装置においては、正面観測時のγ特性と斜め観測時のγ特性とが異なっていることによる視角依存性の問題を解消するために、一つの画素を複数個の副画素に分割し、それぞれのγ特性が近づくように調節がなされることがある（例えば、特許文献４参照。）。γ特性とは、表示輝度の階調依存性であり、γ特性が正面方向と斜め方向で異なるということは、階調表示状態が観測方向によって異なることを意味している。各副画素に対応する液晶層に異なる電圧を印加することで、異なるγ特性が混合された状態を作り、γ特性に基づく視角依存性を解消することができる。

また、スペーサとして、ＲＧＢのサブピクセルに対応してカラーフィルタを形成する際に、スペーサを設ける場所にも同様にカラーフィルタを形成し、それらを積層させてスペーサを形成する方法も試みられている（例えば、特許文献５参照。）。特許文献５においては、スペーサがサブピクセル内に形成されることにより各画素の容量が変わることを補償するために、保持容量配線の太さを変えることで、各画素の容量比を等しくする方法が検討されている。

また、走査信号線に平行に共通電極線が形成されるアクティブマトリクス基板において、走査信号の立ち下がりの際に生じる画素電位のレベルシフトの不均一性を解消すべく、走査信号線駆動回路から電気的に遠ざかるにしたがって、走査信号線−画素電極間容量Ｃｇｄが大きくなるように、各画素回路を形成したアクティブマトリクス基板が開示されている（例えば、特許文献６参照。）。

特開２００１−２９６５２３号公報 特開２００７−２５６９７号公報 特開平６−１１７３３号公報 特開２００４−６２１４６号公報 国際公開第２００８／０８１６２４号パンフレット 国際公開第２００６／００６３７６号パンフレット

本発明者らは、複数色のサブピクセル（以下、絵素ともいう。）を含む液晶表示装置について検討を行っていたところ、絵素ピッチ（例えば、走査線方向に沿った方向における絵素間の長さ）を異ならせたときに、中間調背景に白ウインドウ画面を長時間表示した後、中間調ベタ画面を表示させると、白ウインドウのあった部分のある色だけが背景部分と異なって見える現象が生じる点に着目した。

図６８は、中間調背景に白ウインドウを表示したときの状態を示す模式図であり、図６９は、白ウインドウを削除したときの中間調ベタ表示の状態を示す模式図である。図６８及び図６９に示すように、中間調ベタ表示の状態において、白ウインドウが表示されていた領域には、削除前の表示による焼きつきが生じている。

本発明者らは、このような現象が起こる原因について種々検討を行ったところ、例えば画素電極の面積や液晶層の厚みが絵素間で異なること等によって、画素容量が絵素ごとで異なっていたために、表示に焼きつきが起こっていたことを見いだした。

例えば絵素の面積や液晶層の厚みが色ごとに異なっていると、画素電極との間で形成される静電容量の大きさも、絵素ごとで異なってくる。図７０は、隣りあって配置された２つの画素電極のドレイン電圧の信号波形を示す模式図である。

図７０における左側の信号波形が、ゲートドレイン容量を一定とした場合により画素容量が大きい絵素の波形図であり、図７０における右側の信号波形が、ゲートドレイン容量を一定とした場合により画素容量が小さい絵素の波形図である。図７０に示すように、絵素ごとにドレイン電圧（Ｖｄ）の実効値が異なっている。これは、引き込み電圧（ΔＶｄ）の大きさが絵素間で相違しており、かつ画素電極を交流駆動する際にドレイン電圧の極性（Ｖｄ（＋）、Ｖｄ（−））が、タイミングごとに変化するためである。対向電圧は、画素ごとに対向電極が形成されているわけではないため、全て共通の大きさに設定される。したがって、引き込み後のドレイン電圧（Ｖｄ（＋）、Ｖｄ（−））の値によって決定される最適対向電圧の値が、絵素ごとで異なる値をもつことになり、全ての絵素を共通の対向電圧で適切に駆動することが困難となる。

ここで、面内対向と、ゲート−ドレイン間の寄生容量による面内補正（Ｃｇｄグラデーション）の説明をする。図７１は、液晶表示装置において、Ｃｇｄグラデーションを設けなかった場合の面内対向分布１２１（パネル面内での走査線（ゲートバスライン）方向における最適対向電圧の分布）を示すグラフである。位置ｘ＝０のときはΔＶｄで決まる最適対向電圧であり、走査線方向に進行するにつれてゲート波形が遅延し、ΔＶｄが見かけ上小さくなり、最適対向電圧は大きくなる。対向電圧は、面内で一つの値しかとれないので、位置によって最適対向電圧ズレが起こる。通常は図７１に示すように画面中央で対向合わせを行うため、端部では最適対向電圧ズレ１２０が最大となる。この場合、表示画像にフリッカや表示劣化、焼きつきムラが生じるおそれがある。図７２は、液晶表示装置において設けられるＣｇｄグラデーション１２２を示すグラフである。図７３は、従来の液晶表示装置において、Ｃｇｄグラデーションを設けた場合の面内対向分布１２３を示すグラフである。絵素間で画素容量が等しい画素電極を有するパネルにおいては、このような調整により面内対向分布を良好なものとすることができる。

一方、絵素間で画素容量が異なる画素電極を有するパネルにおいて、ゲート−ドレイン間の寄生容量（Ｃｇｄ）による面内補正（Ｃｇｄグラデーション）を行う場合について説明する。Ｃｇｄグラデーションによる補正は、１Ｓｔｅｐの補正量（補正のない最初に走査線の信号が印加される画素電極が走査線と形成するゲートドレイン容量から、補正を行った次のＳｔｅｐへの補正量。画素電極の走査線との重なり面積によって定められる。本明細書中、Ｃｇｄ補正量ともいう）と、その補正量を何画素分保持するかによって行われる。補正の増加量は、この保持する画素数が少ないほど大きく、逆に保持する画素数が多いほど小さい。Ｃｇｄ補正量をマイナスにすることもできる。Ｃｇｄ補正量や保持する画素数を絵素間の画素容量の違いを考慮しないで決定したときは、パネル面内の補正量がある程度大きい箇所では画素容量の違いに起因して絵素間のΔＶｄ差が更に大きくなってしまい、絵素間の最適対向電圧がばらつくことになる。

そして、このような最適対向電圧のばらつきが、焼きつきムラの発生となって表示に影響を及ぼしていたことが、本発明者らの検討により明らかとなった。

本発明は、上記現状に鑑みてなされたものであり、Ｃｇｄグラデーションを行っているパネルにおいて、絵素間の画素容量が異なっていたとしても、焼きつきが生じにくい液晶表示装置を提供することを目的とするものである。

本発明者らは、焼きつきを抑制するために最適対向電圧を絵素間でそろえる方法について種々検討したところ、最適対向電圧を調節するために必要な因子の一つが、上述のΔＶｄである点に着目した。ΔＶｄの大きさを絵素間で近づけることで、最適対向電圧も絵素間でそろうことになる。ΔＶｄの値は、ΔＶｄ＝α×Ｖｇ^ｐ−ｐで表すことができる。Ｖｇ ^ｐ−ｐは、上記図７０に示すとおり、ＴＦＴオフ時のゲート電圧変化を表す。Ｖｇ^ｐ−ｐは、ある程度一定の値に保つ必要があるため、ΔＶｄの値を変化させるためにはαの調節が必要となる。αの値は、α＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）で表される。Ｃｓｄは、ソース−ドレイン間の寄生容量、Ｃｃｓは、Ｃｓ−ドレイン間の寄生容量、Ｃｌｃは、液晶容量である。Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃの合計値を、以下、Ｃｐｉｘともいい、ＴＦＴのドレインにつながる全ての容量（すなわち、画素容量）を表す。

本発明者らは、αの値の調節に有効な手段について鋭意検討を行った結果、一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極が形成するゲートドレイン容量が、より小さな画素容量をもつ画素電極が形成するゲートドレイン容量よりも大きいものとすることにより、αの値を効果的に調節することができることを見いだした。

また、Ｃｇｄグラデーションを行っているパネルにおいて、画素容量の違いを考慮しないで補正量を決定した場合は、絵素間のΔＶｄ差が更に大きくなってしまうという課題があったところ、画素電極の重なり面積に着目し、画素電極の重なり面積の増加率を絵素ごとで異ならせてＣｇｄグラデーションを形成することにより、面内対向分布を効果的に調節することができることを見いだした。なお、Ｃｇｄグラデーションの設定においては、ゲート配線における信号遅延の特性上、Ｃｇｄ補正量（ΔＣｇｄ）は、通常は走査線の信号の進行方向に従って始めは増加し、かつその増加率が減少するように形成することになる。

本発明者らは、一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極が形成するゲートドレイン容量が、より小さな画素容量をもつ画素電極が形成するゲートドレイン容量よりも大きいことにより、画素容量の違いにもとづくΔＶｄの違いを合わせ込んでＣｄｇ（α）を適切に調整することができ、更に、画素電極の走査線との重なり面積が、単色の絵素に対応して配置される画素電極毎に、走査線の信号の進行方向に従って始めは増加し、かつその増加率が減少するように形成されたものであり、該増加率が画素容量の異なる画素電極毎に異なるものとすることにより、各画素電極のＣｄｇ補正量も、画素電極の面積に応じて適切に設定することが可能となり、これにより各絵素にとって最適の対向電圧の値により近づけることができることを見いだした。そして、それにより焼きつきの発生を抑制することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明は、一対の基板と、該一対の基板間に挟持された液晶層とを有し、かつ複数色の絵素によって一つの画素が構成される液晶表示装置であって、上記一対の基板の一方は、走査線と、信号線と、補助容量配線と、該走査線及び該信号線のそれぞれと接続された薄膜トランジスタと、該薄膜トランジスタと接続された画素電極とを備え、上記一対の基板の他方は、対向電極を備え、上記画素電極は、一つの絵素に対応してそれぞれ配置され、上記走査線と上記画素電極とは、ゲートドレイン容量を形成し、上記一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極が形成するゲートドレイン容量が、より小さな画素容量をもつ画素電極が形成するゲートドレイン容量よりも大きいものであり、上記画素電極の走査線との重なり面積は、単色の絵素に対応して配置される画素電極毎に、走査線の信号の進行方向に従って始めは増加し、かつその増加率が減少するように形成されたものであり、上記増加率は、画素容量の異なる画素電極毎に異なる液晶表示装置である。

本発明の液晶表示装置は、一対の基板と、上記一対の基板間に挟持された液晶層とを有し、かつ複数色の絵素によって一つの画素が構成される。上記一対の基板は、例えば、一方をアレイ基板、他方をカラーフィルタ基板として用いることができる。複数色の絵素は、各絵素に対応して配置されたカラーフィルタによって実現することができ、各色のバランスを調節することで様々な表示色を表現することができる。

上記一対の基板の一方は、走査線（以下、ゲートバスラインともいう。）と、信号線（以下、ソースバスラインともいう。）と、補助容量配線（以下、Ｃｓバスラインともいう。）と、上記走査線及び上記信号線のそれぞれと接続された薄膜トランジスタ（ＴＦＴ）と、上記薄膜トランジスタと接続された画素電極とを備える。各ＴＦＴのドレイン電極は、そのＴＦＴに対応する画素電極に接続される。各ＴＦＴのゲート電極は、各行のゲートバスラインと接続される。各ＴＦＴのソース電極は、各列のソースバスラインと接続される。ソースバスラインに画像信号を与えるとともに、ゲートバスラインに対し所定のタイミングで電圧印加することにより、所望の画像を得ることができる。

上記構成によれば、上記走査線、上記信号線、上記補助容量配線、上記薄膜トランジスタ、及び、上記画素電極のそれぞれは、互いが電気的に隔離されるように、絶縁膜等を介して一定間隔を空けて配置される必要がある。また、上記画素電極と上記対向電極とは、液晶層を介してそれぞれが離れて配置される。したがって、各配線、電極間には一定量の静電容量が形成される。具体的には、上記走査線と上記画素電極とは、ゲートドレイン容量（Ｃｇｄ）を形成し、上記信号線と上記画素電極とは、ソースドレイン容量（Ｃｓｄ）を形成し、上記補助容量配線と上記画素電極とは、補助容量（Ｃｃｓ）を形成し、上記画素電極と上記対向電極とは、液晶容量（Ｃｌｃ）を形成する。

上記一対の基板の他方は、対向電極を備える。上記画素電極と上記対向電極との間で電界が形成され、かつ各画素電極が薄膜トランジスタによって個別に制御されることになるので、絵素単位で液晶の配向を制御することができ、それによって画面全体を精密に制御することができる。

更に、上記画素電極は、一つの絵素に対応してそれぞれ配置され、上記一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極が形成するゲートドレイン容量が、より小さな画素容量をもつ画素電極が形成するゲートドレイン容量よりも大きいものとなっている。これにより、Ｃｇｄグラデーションを設定する前のαの値を効果的に調節することができる。また、上記走査線の信号が初めに印加される画素電極から進行するに従って画素電極の走査線との重なり面積の増加率は、画素容量の異なる画素電極毎に異なるものとなっている。重なり面積、つまりＣｇｄ補正量と画素容量の大きさとの間には相関関係がある。より画素容量の大きな画素電極を、上記重なり面積がより大きいものとし、より面積の小さな画素電極を、上記重なり面積がより小さいものとすることで、回路基板において特徴的な電気的特性に基づき、上記走査線と上記画素電極とで形成されるゲートドレイン容量（Ｃｇｄ）の値を好適に調整することができ、絵素間での最適対向電圧のバラツキを抑えることができる。

上記「画素電極の走査線との重なり面積は、単色の絵素に対応して配置される画素電極毎に、走査線の信号の進行方向に従って始めは増加し、かつその増加率が減少する」とは、例えばＲＧＢ３原色の絵素を用いた液晶表示装置においては、上記画素電極の走査線との重なり面積が、赤絵素に対応して配置される画素電極について、走査線の信号が進行方向に進むに従って始めは増加し、かつその増加率が減少するように変化し、緑絵素に対応して配置される画素電極について、走査線の信号が進行方向に進むに従って始めは増加し、かつその増加率が減少するように変化し、青絵素に対応して配置される画素電極について、走査線の信号の進行方向に進むに従って始めは増加し、かつその増加率が減少するように変化することをいう。上記「走査線の信号の進行方向に従って始めは増加し」とは、始め（例えば、信号が走査線に入力されるパネル平面上の横軸の位置ｘ＝０から該信号の進行方向側に向かうとき）は増加率が正であることを意味し、上記「その増加率が減少する」とは、減少して負の値になる場合を含むものである。例えば、走査信号線が片入れの液晶表示装置では、通常パネル非入力端付近で重なり面積は減少することになり（増加率が負の値になり）、走査線の信号が両入れの液晶表示装置では、通常パネル中央付近で重なり面積が減少することになる（パネル中央付近で増加率が負の値になる）。なお、ゲートドレイン容量の調整は、ＴＦＴチャネル幅の調整、ゲートバスラインとドレイン電極との重なり面積の調整、画素電極とゲートバスラインとの重なり面積の調整等によって行うことができる。

本発明の液晶表示装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。本発明の液晶表示装置における好ましい形態について以下に詳しく説明する。

上記一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極は、該一つの画素内に配置された複数の画素電極のうち、より大きなチャネル幅を有する薄膜トランジスタと接続されていることが好ましい。言い換えれば、上記一つの画素内に配置された複数の画素電極のうち、より小さな画素容量をもつ画素電極が、上記一つの画素内に配置された複数の薄膜トランジスタのうち、より小さなチャネル幅を有する薄膜トランジスタと接続されている。

ＴＦＴのチャネル領域とは、電気的にソース電極とドレイン電極との間に配置される半導体層のうち、平面的に見てソース電極及びドレイン電極と重畳しない領域、すなわち、不純物ドープがなされていない領域である。

ＴＦＴのチャネル領域の大きさは、ＴＦＴの特性に大きな影響を及ぼす。チャネル領域の幅が広いほど電流特性はよくなり、チャネル領域の大きさを変えることで、Ｃｐｉｘを構成するＣｇｄに影響が及ぶ。

上記チャネル幅とは、ソース電極とドレイン電極との間隔（以下、チャネル長さともいう。）を指すのではなく、平面的に見たときに、ソース電極とドレイン電極が相対する部分の幅をいう。チャネル幅と画素容量の大きさとの間には相関関係があり、画素容量の大きさと画素電極面積との間には相関関係がある。より面積の大きな画素電極に対し、よりチャネル幅の広いＴＦＴを接続させ、より面積の小さな画素電極に対し、よりチャネル幅の狭いＴＦＴを接続させることで、ＴＦＴの特性に基づき、Ｃｇｄグラデーションを設定する前の絵素間でのαの値のバラツキを好適に抑制することができる。

上記一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極は、該一つの画素内に配置された複数の画素電極のうち、より画素電極の走査線との重なり面積が大きいことが好ましい。言い換えれば、上記一つの画素内に配置された複数の画素電極のうち、より小さな画素容量をもつ画素電極が、上記一つの画素内に配置された複数の薄膜トランジスタのうち、画素電極の走査線との重なり面積がより小さくなっている。このような形態によっても、Ｃｇｄグラデーションを設定する前の絵素間でのαの値のバラツキを好適に抑制することができる。更に、αの値を適切に調整する観点から、上記より大きな画素容量をもつ画素電極の信号線との重なり面積は、上記より小さな画素容量をもつ画素電極の信号線との重なり面積と異なっていることが好適である。また、αの値を適切に調整する観点から、上記より大きな画素容量をもつ画素電極の補助容量配線との重なり面積は、上記より小さな画素容量をもつ画素電極の補助容量配線との重なり面積と異なっていることが好適である。

上記より大きな画素容量をもつ画素電極の面積は、例えば、上記より小さな画素容量をもつ画素電極の面積と異なっていることを特徴とする。このような形態において、本発明の構成を適用することにより本発明の効果を充分に発揮することができる。上記形態においては、より大きな画素容量をもつ画素電極の面積は、通常、上記より小さな画素容量をもつ画素電極の面積よりも広いものである。

上記より大きな画素容量をもつ画素電極と重なっている液晶層の厚みは、例えば、上記より小さな画素容量をもつ画素電極と重なっている液晶層の厚みと異なっていることを特徴とする。このような形態において、本発明の構成を適用することにより本発明の効果を充分に発揮することができる。上記形態においては、上記より大きな画素容量をもつ画素電極と重なっている液晶層の厚みは、通常、上記より小さな画素容量をもつ画素電極と重なっている液晶層の厚みよりも小さいものである。

上記信号線と上記画素電極とは、ソースドレイン容量（Ｃｓｄ）を形成し、上記補助容量配線と上記画素電極とは、補助容量（Ｃｃｓ）を形成し、上記画素電極と上記対向電極とは、液晶容量（Ｃｌｃ）を形成し、上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和に対する、上記ゲートドレイン容量の比（以下、このゲートドレイン容量の比の値をαとする。）は、上記複数色の絵素間で異なっており、上記複数色の絵素に対してそれぞれ得られるゲートドレイン容量の比のうち、最も大きなゲートドレイン容量の比と、最も小さなゲートドレイン容量の比との差は、最も小さなゲートドレイン容量の比に対して１０％以下であることが好ましい。より好ましくは、５％以下である。

このときのαの値は、各絵素間で近いことが好ましく、上記数値範囲を有していることで、焼きつきの抑制を充分に達成することができるだけの、各絵素間の最適対向電圧の差を解消することができる。

上記信号線と上記画素電極とは、ソースドレイン容量を形成し、上記補助容量配線と前記画素電極とは、補助容量を形成し、上記画素電極と上記対向電極とは、液晶容量を形成し、上記一つの絵素内における、上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和の最大値に対する、上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和の最小値で算出される応答係数（「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」）の値は、上記複数色の絵素間で異なっており、上記複数色の絵素に対してそれぞれ得られる応答係数のうち、最も大きな応答係数と、最も小さな応答係数との差は、最も小さな応答係数に対して５％以下であることが好ましい。

上記画素電極は、一つの絵素内で複数に分割されたものであり、上記薄膜トランジスタは、該画素電極のそれぞれと接続され、上記補助容量配線は、該画素電極のそれぞれと重畳し、かつ電圧の極性が一定時間ごとに反転することが好ましい。以下、このように、一つの絵素内で複数に分割された画素電極（副画素電極ともいう。）を用いて一つの絵素を制御する方式をマルチ駆動方式ともいう。同一絵素内に複数の副画素電極を配置し、それぞれを異なる実効電圧で駆動することで、異なるγ特性が混合された状態を作り、γ特性に基づく視角依存性を解消することができる。また、補助容量配線の電圧の変化を利用してマルチ駆動を行うことで、余分な配線の数を増やさずにすむ。

上記信号線と上記画素電極とは、ソースドレイン容量（Ｃｓｄ）を形成し、上記補助容量配線と上記画素電極とは、補助容量（Ｃｃｓ）を形成し、上記画素電極と上記対向電極とは、液晶容量（Ｃｌｃ）を形成し、上記ゲートドレイン容量、上記ソースドレイン容量、上記補助容量、及び、上記液晶容量の総和に対する、上記補助容量の比（以下、この補助容量の比の値をＫとする。）は、上記複数色の絵素間で異なっており、上記複数色の絵素に対してそれぞれ得られる補助容量の比のうち、最も大きな補助容量の比と、最も小さな補助容量の比との差は、最も小さな補助容量の比に対して１．０％以下であることが好ましい。

上記好ましい形態は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のＲＧＢ３原色の液晶表示装置、ＲＧＢ３原色に更に黄色（Ｙ）の絵素を加えたＲＧＢＹ４原色、更にシアン色（Ｃ）の絵素を加えたＲＧＢＣ４原色、又は（Ｗ）の絵素を加えたＲＧＢＷ４原色や、ＲＧＢＹ、ＲＧＢＣ又はＲＧＢＷ等を必須としたそれ以上の多原色の液晶表示パネルにおいて、好適に適用することができる。

なお、４原色以上の好ましい形態を挙げれば、赤、緑、青及び黄の副画素を有する画素によって表示面が構成された表示装置であって、赤及び／又は青の副画素は、他の副画素よりも開口面積が大きい形態（他の副画素よりも、赤の副画素の開口面積が最大である形態、青の副画素の開口面積が最大である形態、赤及び青の副画素の開口面積が共に最大である形態）、緑及び／又は黄の副画素は、他の副画素よりも開口面積が小さい形態（他の副画素よりも、緑の副画素の開口面積が最小である形態、黄の副画素の開口面積が最小である形態、緑及び黄の副画素の開口面積が共に最小である形態）が挙げられる。同様に、黄をシアンに置き換えることができる。また、黄及びシアンを同時に有していてもよい。更に、上記画素は、色特性が互いに異なる赤及び／又は青の副画素を有する形態も挙げられる。
これら４原色又は４原色以上の液晶表示装置においては、表示に用いる原色の数を増やすことにより、特に赤色の明度の低下によって、視認性が損なわれることになる。また、白表示の色調を調節するために、高色温度の光源が用いられると、赤表示の明度は更に低下し、これに伴って、視認性は更に損なわれる。上記好ましい形態とすれば、明るい赤を表示することができる結果、視認性を向上させることができ、それによって本発明の構成と相まって、本発明の効果を相乗的に得ることができる。

上述した各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。

本発明の液晶表示装置によれば、ゲート−ドレイン間の寄生容量による面内補正（Ｃｇｄグラデーション）を行っているパネルにおいて、最適対向電圧のばらつきが絵素間で調節されているので、焼きつきの発生を抑制することができる。

実施形態１の液晶表示装置において、Ｃｇｄグラデーションを設けなかった場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。 実施形態１の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。 実施形態１におけるカラーフィルタがストライプ配列であるときの平面模式図である。 実施形態１におけるカラーフィルタが田の字配列であるときの平面模式図である。 実施形態１の液晶表示装置における等価回路図である。 実施例１の１画素あたりのカラーフィルタの平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第一の例を示す平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第二の例を示す平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第二の例を示す平面模式図（拡大図）である。 チャネル幅の大きさを調節したＴＦＴの第三の例を示す平面模式図である。 チャネル幅の大きさを調節したＴＦＴの第三の例を示す平面模式図（拡大図）である。 実施例２の１画素あたりのカラーフィルタの平面模式図である。 実施例３の１画素あたりのカラーフィルタの平面模式図である。 実施例４の１画素あたりのカラーフィルタの平面模式図である。 実施例５の１画素あたりのカラーフィルタの平面模式図である。 実施例５の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例６の１画素あたりのカラーフィルタの平面模式図である。 実施例７の１画素あたりのカラーフィルタの平面模式図である。 実施例７の１画素あたりのカラーフィルタの平面模式図である。 実際に実施例５において画素電極の重なり面積の大きさを調節した一例を示すＴＦＴの平面模式図である。 実施形態１の液晶表示装置におけるＳｔｅｐ（ｎ）とＳｔｅｐ（ｎ＋１）との間のモザイク領域を示すグラフである。 実施例８の液晶表示装置において、ゲート入力端からの相対位置に対するΔＶｄ補正量（ｍＶ）を示すグラフである。 実施例８の変形例の液晶表示装置において設けたＣｇｄグラデーションを示すグラフである。 実施例８の変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。 実施例８のもう一つの変形例の液晶表示装置において設けたＣｇｄグラデーションを示すグラフである。 実施例８のもう一つの変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。 実施例９の液晶表示装置において、ゲート入力端からの相対位置に対するΔＶｄ補正量（ｍＶ）を示すグラフである。 実施例９の変形例の液晶表示装置において設けたＣｇｄグラデーションを示すグラフである。 実施例９の変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。 比較例１の液晶表示装置において、ゲート入力端からの相対位置に対するΔＶｄ補正量（ｍＶ）を示すグラフである。 比較例１の変形例の液晶表示装置において設けたＣｇｄグラデーションを示すグラフである。 比較例１の変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。 チャネルサイズ比と画素電極面積比との関係を示すグラフである。 ゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。 ゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。 ゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。 図３７で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図３７におけるＴＦＴのｄ１を変更した形態である。 図３７で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図３７におけるＴＦＴのｄ１を変更した形態である。 図３７で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図３７におけるＴＦＴのｄ２を変更した形態である。 図３７で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図３７におけるＴＦＴのｄ２を変更した形態である。 図３８で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図３８におけるＴＦＴのｄ３を変更した形態である。 図３８で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図３８におけるＴＦＴのｄ４を変更した形態である。 図３８で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例であり、図３８におけるＴＦＴのｄ４を変更した形態である。 ゲートバスラインと画素電極とが重なった領域を示す平面模式図であり、通常のゲートバスラインと画素電極とが重なった形態である。 ゲートバスラインと画素電極とが重なった領域を示す平面模式図であり、ゲートバスラインとドレイン電極との重なり面積の大きさを調節した例である。 ゲートバスラインと画素電極とが重なった領域を示す平面模式図であり、ゲートバスラインとドレイン電極との重なり面積の大きさを調節した例である。 ゲートドレイン重なり面積比と画素電極面積比との関係を示すグラフである。 フレーム期間と印加電圧の到達率との関係を示すグラフである。 応答係数の違いによる表示への影響を調べたときの表示状態を示す模式図である。 「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」で表される応答係数の好適な範囲を示すグラフである。 実施形態２の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。 実施形態２の液晶表示装置における等価回路図である。 マルチ画素駆動を行ったときの信号波形を示す図である。 実施形態２におけるＣｓバスラインとドレイン電極の広がり部分とが重複する範囲を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。 マルチ駆動を行った場合の、Ｃｓ振幅を示す波形図である。 実施形態３における画素電極及び配線の配置構成を示す平面模式図である。 実施形態４における画素電極及び配線の配置構成を示す平面模式図である。 実施形態５における画素電極及び配線の配置構成を示す平面模式図である。 実施形態６において３色の絵素を用いた形態を示す断面模式図である。 実施形態６において４色の絵素を用いた形態を示す断面模式図である。 中間調背景に白ウインドウを表示したときの状態を示す模式図である。 白ウインドウを削除したときの中間調ベタ表示の状態を示す模式図である。 隣りあって配置された２つの画素電極のドレイン電圧の信号波形を示す模式図である。 液晶表示装置において、Ｃｇｄグラデーションを設けなかった場合の面内対向分布を示すグラフである。 液晶表示装置において設けられるＣｇｄグラデーションを示すグラフである。 従来の液晶表示装置において、Ｃｇｄグラデーションを設けた場合の面内対向分布を示すグラフである。

本明細書中、画素電極の配線との重なり面積とは、ドレイン電極の配線との重なり面積を含むものである。また、画素電極の走査線との重なり面積とは、画素電極のゲート電極との重なり面積を含む。画素電極の信号線との重なり面積とは、画素電極のソース電極との重なり面積を含む。

以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。

実施形態１
図１は、実施形態１の液晶表示装置において、Ｃｇｄグラデーションを設けなかった場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。
図１中、一点鎖線は、Ｇ（緑）の面内対向分布１０１を示し、点線は、Ｂ（青）の面内対向分布１０１を示し、破線は、Ｒ（赤）の面内対向分布１０１を示す。位置ｘは、信号が走査線に入力されるパネル平面上の横軸の位置を０としたときの走査線信号側の位置を示す。
図１に示したように、絵素によってΔＶｄに差Ａがある場合、Ｃｇｄグラデーションを設けなかったときは、ＲＧＢ３原色それぞれの面内対向分布１０１が異なることになる。これに対してＣｇｄグラデーションを設ける図（図２６〜図２９、並びに、図３１〜図３２）については後述する通りである。

図２は、実施形態１の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。図２に示すように、実施形態１においては、一つの絵素に対して一つの画素電極が配置されている。また、複数個の絵素によって一つの画素が構成されており、各絵素を個別に制御することで各画素が制御され、更に液晶表示装置による表示全体が制御される。

実施形態１の液晶表示装置は、行方向（横方向）に伸びるゲートバスライン１１、列方向（縦方向）に伸びるソースバスライン１２を有している。また、ゲートバスライン１１とソースバスライン１２とのいずれにも接続されたＴＦＴ１４を有している。ＴＦＴ１４は、画素電極１５とも接続されている。また、画素電極１５の少なくとも一部で重なるＣｓバスライン１３を有しており、例えば、図２に示すように、画素電極１５の中央を横切るように、行方向に伸びて形成されている。

実施形態１においては、一つの絵素に対して一種のカラーフィルタが配置されている。画素を構成する絵素の色の種類、数、及び、配置順は特に限定されず、例えば、ＲＧＢ、ＲＧＢＹ、ＲＧＢＣ、ＲＧＢＷ等の組み合わせが挙げられる。絵素の色はカラーフィルタで決定される。カラーフィルタの配置形態としては、例えば、図３に示すような、画素電極の境界に関わらず縦方向に伸びて形成されるストライプ配列、図４に示すような、４つの色を有し、行方向及び列方向にそれぞれ２つずつ各色が配置される田の字配列が挙げられる。

図５は、実施形態１の液晶表示装置における等価回路図である。実施形態１においては、絵素（サブピクセル）単位で回路パターンが形成されており、図５においては、２絵素分の回路パターンが表されている。

液晶層を間に介して対向配置された画素電極と対向電極とによって液晶容量Ｃｌｃが形成される。Ｃｌｃの値は、一対の電極によって液晶層に印加される実効電圧（Ｖ）に依存する。絶縁膜を間に介して対向配置された画素電極とＣｓバスライン（補助容量配線）とによって補助容量Ｃｃｓが形成される。絶縁膜を間に介して対向配置された画素電極とゲートバスライン（走査線）とによってゲートドレイン容量Ｃｇｄが形成される。絶縁膜を間に介して対向配置された画素電極とソースバスライン（信号線）とによって、ソースドレイン容量Ｃｓｄが形成される。

ＴＦＴ（薄膜トランジスタ）は、シリコン等を材料とする半導体層、並びに、ゲート電極、ソース電極及びドレイン電極の３つの電極を備える。画素電極は、ＴＦＴのドレイン電極と接続されている。ＴＦＴのゲート電極は、ゲートバスラインと接続されており、ＴＦＴのソース電極は、ソースバスラインと接続されている。

所定のタイミングでゲートバスラインにパルス的に供給される走査信号が、所定のタイミング（線順次、一つとばし、２ライン同時書き込み等）で各ＴＦＴに印加される。そして、走査信号の入力により一定期間だけオン状態とされたＴＦＴに接続された画素電極に、ソースバスラインから供給される画像信号が印加される。

絵素ごとに液晶層に書き込まれた所定レベルの画像信号は、画像信号が印加された画素電極と、この画素電極に対向する対向電極との間で一定期間保持される。画像信号が印加された後、保持された画像信号がリークすることがあるが、これを防ぐために、画素電極と対向電極との間に形成される液晶容量Ｃｌｃと並列に、補助容量Ｃｃｓが形成される。

実施形態１においては、図２に示すように、各画素電極１５の横の長さが異なっており、各画素電極１５の縦の長さは同一であるため、各画素電極１５の面積がそれぞれ異なっている。

以下、具体的に、赤、緑及び青の３色のカラーフィルタ、及び、赤、緑、青及び黄の４色のカラーフィルタの配置形態（実施例１〜６）の例を挙げて説明する。

実施例１
図６は、実施例１の１画素あたりのカラーフィルタの平面模式図である。図６に示すように、実施例１においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色のカラーフィルタが配置されている。実施例１におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。

画素電極の縦方向の長さは、赤、緑及び青の各色で同じとなるように形成されているのに対し、横方向の長さ（絵素ピッチ）は各色で異なっている。通常、絵素ピッチの大きいものほど絵素面積は大きい。

具体的には、緑の絵素のピッチ幅は、赤の絵素のピッチ幅より大きく、かつ青の絵素のピッチ幅より大きい。赤のピッチ幅と青のピッチ幅とは、同じである。したがって、緑の絵素の面積は、赤の絵素の面積より大きく、かつ青の絵素の面積より大きい。

赤、緑及び青のピッチ幅を全て同じとせず、緑の比率を増やすことで、これらが同じ比率である場合と比べ、より高い透過率が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。

実施例１では、ＴＦＴのチャネル幅を利用して、α＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）の値の絵素間でのバランスを調整している。具体的には、より広い面積をもつ画素電極に対しては、より大きなチャネル幅をもつＴＦＴが配置されている。したがって、緑の絵素におけるＴＦＴのチャネル幅は、赤の絵素におけるＴＦＴのチャネル幅よりも大きく、かつ青の絵素におけるＴＦＴのチャネル幅よりも大きい。

これにより、ゲートバスラインと画素電極とによって形成されるゲートドレイン容量（Ｃｇｄ）、ソースバスラインと画素電極とによって形成されるソースドレイン容量（Ｃｓｄ）、Ｃｓバスラインと画素電極とによって形成される補助容量（Ｃｃｓ）、及び、画素電極と対向電極とによって形成される液晶容量（Ｃｌｃ）のバランスの調節を絵素ごとに容易に行うことができる。

図７〜図１１は、実施例１においてＴＦＴのチャネルの幅ｄ（ｄ１〜ｄ５）を絵素間で異ならせる手段の一例を示す平面模式図である。図７〜図１１に示すように、ＴＦＴ１４は、ゲートバスライン１１とソースバスライン１２とのそれぞれと接続されている。ＴＦＴ１４は、シリコン等で形成された半導体層と、ソースバスライン１２の一部から延伸されたソース電極２２と、半導体層を介してソースバスライン１２からの画像信号を画素電極に供給するドレイン電極２３と、ゲートバスライン１１のうち、半導体層と重畳する領域であるゲート電極とを、構成要素として備えている。

ドレイン電極２３は、絵素の中央に向かって延伸されており、一定の広がりをもって形成されている。上記一定の広がりをもった部分２３ａ上の絶縁膜には、コンタクトホール２４が形成されており、コンタクトホール２４を通じて、ドレイン電極２３と画素電極とは電気的に接続されている。

ドレイン電極２３の広がりをもった部分２３ａは、絶縁膜を介して下層に配置されたＣｓバスラインとの間で補助容量を形成する。Ｃｓバスラインは、ゲートバスライン１１と平行に延伸されている。

ＴＦＴ１４が備える半導体層は、ソース電極２２とドレイン電極２３との双方と重畳しており、ソース電極２２と重畳する領域がソース領域であり、ドレイン電極２３と重畳する領域がドレイン領域である。また、ソース電極２２とドレイン電極２３の双方と重畳せず、かつ平面的にみてソース電極２２とドレイン電極２３との間に位置する領域がチャネル領域２１である。したがって、半導体層は、ソース領域、チャネル領域２１、及び、ドレイン領域の３つの領域を有していることになる。

チャネル領域２１は、ゲートバスライン１１と重畳しており、ゲートバスライン１１に走査信号が入力されたときのみ、画像信号をソース電極２２からドレイン電極２３に供給することができる。チャネル領域２１の長さ（ソース電極２２とドレイン電極２３との間隔）は、適正な値がある程度決められているため、チャネル領域２１の長さを各絵素で変更することは好ましくないが、チャネル領域２１の幅ｄを調節することは可能であり、チャネル領域２１の長さに対するチャネル領域の幅ｄを広げると、よりＴＦＴ１４の電気特性が向上する。したがって、実施例１においては、緑の絵素におけるチャネル幅ｄを、赤及び青の絵素におけるチャネル幅ｄよりも大きく形成している。

これにより、画素電極との間で形成されるゲートドレイン容量（Ｃｇｄ）の値が変化するため、これを利用して各絵素における最適の対向電圧の値を変化させ、それぞれの値を近づけるように調節することができる。

図７は、チャネル幅の大きさを調節したＴＦＴの第一の例を示す平面模式図である。図７におけるＴＦＴのチャネル領域２１は、ドレイン電極２３とソース電極２２との間に形成されており、ｄ１のチャネル幅を有している。ｄ１の大きさを絵素ごとに変えることで、絵素間でαの大きさを調節することができる。

図８及び図９は、チャネル幅の大きさを調節したＴＦＴの第二の例を示す平面模式図である。図８におけるＴＦＴ１４のチャネル幅ｄ２は、ドレイン電極２３とソース電極２２との間のみならず、ドレイン電極２３とソースバスライン１２の一部との間にも形成されている。このときのＴＦＴ１４のチャネル幅ｄ２は、図９に示すように、ソースバスライン１２と対向する部分ｄ３と、ソース電極２２と対向する部分ｄ４とを足した長さとなる。ｄ２の大きさを絵素ごとに変えることで、絵素間でαの大きさを調節することができる。

図１０及び図１１は、チャネル幅の大きさを調節したＴＦＴの第三の例を示す平面模式図である。図１０におけるＴＦＴ１４においては、ソースバスライン１２の一部から延伸されたソース電極２２が途中で枝分かれしており、ドレイン電極２３の先端を囲うような形状を有している。このときのＴＦＴ１４のチャネル幅ｄ５は、図１１に示すように、ゲートバスライン１１に平行な部分ｄ６、ｄ８と、ソースバスライン１２に平行な部分ｄ７とを足した長さとなる。ｄ５の大きさを絵素ごとに変えることで、絵素間でαの大きさを調節することができる。

実施例１においては、絵素間でαの値が近いことが好ましい。具体的には、絵素間でのαの値の比「（αの最大値−αの最小値）／αの最小値」で表される値は、１０％以下であることが好ましい。絵素間でαがそろうことで、引き込み電圧であるΔＶｄのばらつきが抑制され、絵素間での最適対向電圧がそろうことになる。そして、それにより焼きつきの発生の可能性を大きく低減することができる。αは、α＝Ｃｇｄ／Ｃｐｉｘ（Ｃｐｉｘは、Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）で表される。そのため、α値の絵素間でのバランスを調整するためには、これらのパラメーターの調整が必要であり、その調整にはチャネル幅の調整が効果的である。

実施例２
図１２は、実施例２の１画素あたりのカラーフィルタの平面模式図である。図１２に示すように、実施例２におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例２においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色が用いられている。色の配置順は特に限定されない。実施例２では、赤（Ｒ）のピッチ幅が、緑（Ｇ）のピッチ幅よりも青（Ｂ）のピッチ幅よりも狭い。緑（Ｇ）のピッチ幅と青（Ｂ）のピッチ幅とは同じである。

赤、緑及び青のピッチ幅を全て同じとせず、赤の比率を減らすことで、これらが同じ比率である場合と比べ、より高い透過率が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。

実施例３
図１３は、実施例３の１画素あたりのカラーフィルタの平面模式図である。図１３に示すように、実施例３におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例３においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の３色が用いられている。色の配置順は特に限定されない。実施例３では、赤（Ｒ）のピッチ幅が青（Ｂ）のピッチ幅よりも狭く、青（Ｂ）のピッチ幅が緑（Ｇ）のピッチ幅よりも狭い。

赤、緑及び青のピッチ幅を全て同じとせず、赤の比率を減らし、かつ緑の比率を増やすことで、これらが同じ比率である場合と比べ、より高い透過率が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。

実施例４
図１４は、実施例４の１画素あたりのカラーフィルタの平面模式図である。図１４に示すように、実施例４におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例４においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、及び、黄（Ｙ）の４色が用いられている。色の配置順は特に限定されない。実施例４では、緑（Ｇ）のピッチ幅と黄（Ｙ）のピッチ幅とは同じであり、赤（Ｒ）のピッチ幅と青（Ｂ）のピッチ幅とは同じである。緑（Ｇ）及び黄（Ｙ）のピッチ幅は、赤（Ｒ）及び青（Ｂ）のピッチ幅よりも狭い。

赤、緑、青及び黄のピッチ幅を全て同じとせず、赤及び青の比率をより高く、かつ緑及び黄の比率をより低くすることで、これらが同じ比率である場合と比べ、より広い色再現性が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。

実施例５
図１５及び図１６は、実施例５の１画素あたりのカラーフィルタの平面模式図である。図１５に示すように、実施例５におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例５においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、及び、黄（Ｙ）の４色が用いられている。色の配置順は特に限定されない。実施例５では、緑（Ｇ）のピッチ幅と黄（Ｙ）のピッチ幅とは同じである。赤（Ｒ）のピッチ幅は、緑（Ｇ）及び黄（Ｙ）のいずれのピッチ幅よりも大きく、青（Ｂ）のピッチ幅もまた、緑（Ｇ）及び黄（Ｙ）のいずれのピッチ幅よりも大きい。

赤、緑、青及び黄のピッチ幅を全て同じとせず、赤及び青の比率をより高く、かつ緑及び黄の比率をより低くすることで、これらが同じ比率である場合と比べ、より広い色再現性が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。

赤のピッチ幅と青のピッチ幅との関係では、いずれが大きい形態も想定される。青のピッチ幅がより大きければ、図１５のようになり、赤のピッチ幅がより大きければ、図１６のようになる。

これらは、セルギャップを保持するスペーサの配置場所、表示領域内のＣｓ配線の形成場所等により赤のピッチ幅と青のピッチ幅とを適宜設定することが好ましい。具体的には、スペーサとして、複数色のカラーフィルタを積層して形成する積層スペーサが用いられる場合、充分な高さを得るために、赤の絵素に積層スペーサを形成することがありうる。このときは、赤の比率を、青の比率よりも小さくすることが好ましい。また、例えば、ゲートバスライン、ソースバスライン等のメタル配線に銅（Ｃｕ）が用いられる場合、銅（Ｃｕ）による反射が赤みを帯びることになるため、青の絵素に積層スペーサが形成されることがありうる。このときは、青の比率を、赤の比率よりも小さくすることが好ましい。

実施例６
図１７〜図２０は、実施例６の１画素あたりのカラーフィルタの平面模式図である。図１７〜図２０に示すように、実施例６におけるカラーフィルタは、ストライプ配列であり、パネルの縦方向に同色の絵素が形成される。また、実施例６においてカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、及び、黄（Ｙ）の４色が用いられている。色の配置順は特に限定されない。実施例６では、赤のピッチ幅は、緑及び黄のいずれのピッチ幅よりも大きく、青のピッチ幅もまた、緑及び黄のいずれのピッチ幅よりも大きい。緑のピッチ幅と黄のピッチ幅との関係、及び、赤のピッチ幅と青のピッチ幅との関係は、いずれが大きい形態も想定される。図１７は、ピッチ幅が黄＜緑＜青＜赤の形態であり、図１８は、ピッチ幅が緑＜黄＜青＜赤の形態であり、図１９は、ピッチ幅が黄＜緑＜赤＜青の形態であり、図２０は、ピッチ幅が緑＜黄＜赤＜青の形態である。

赤、緑、青及び黄のピッチ幅を全て同じとせず、赤及び青の比率をより高く、かつ緑及び黄の比率をより低くすることで、これらが同じ比率である場合と比べ、より広い色再現性が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。

赤のピッチ幅と青のピッチ幅、及び、緑のピッチ幅と黄のピッチ幅の関係については、実施例５と同様、セルギャップを保持するスペーサの配置場所、表示領域内のＣｓ配線の形成場所等によりそれぞれのピッチ幅を適宜設定することが好ましい。具体的には、上述したとおりである。

実施例７
図２１及び図２２は、実施例７の１画素あたりのカラーフィルタの平面模式図である。図２１及び図２２に示すように、実施例７におけるカラーフィルタは、赤、緑、青及び黄の４色絵素による田の字配列であり、縦方向及び横方向のそれぞれに２つずつ形成された計４つのマスによって一つの絵素が構成される。色の配置順は特に限定されない。各絵素の面積は、実施例４〜６のいずれのパターンも適用することができる。すなわち、実施例７は、ストライプ配列が田の字配列となったこと以外は、同様である。なお、田の字配列であれば、ストライプ配列の場合と異なり、画素が横方向に並ぶ絵素のみならず、縦方向に並ぶ絵素によっても構成される。したがって、図２１のように、縦方向のピッチ幅が異なる場合もあれば、図２２のように、横方向のピッチ幅が異なる場合も想定される。

赤、緑、青及び黄のピッチ幅を全て同じとせず、赤の比率をより低くすることで、これらが同じ比率である場合と比べ、より高い透過率が得られる。なお、画素電極の面積が各絵素間で異なることで、カラーバランスが崩れることがあるが、バックライトの制御により調整することが可能である。具体的には、バックライト信号の制御、バックライトに用いる光源の蛍光体比の変更等により調整することができる。

以下に、実施例５の液晶表示装置において、画素電極のゲート電極との重なり面積を調整することでＣｇｄグラデーションを設定するとともに絵素間のαの値の調整を行った例を示す。図２３は、実際に実施例５において画素電極の重なり面積の大きさを調節した一例を示すＴＦＴの平面模式図である。

図２３に示すように、ＴＦＴ１４は、ソースバスライン１２の一部から延伸されたソース電極２２と、ゲートバスライン１１の一部から延伸されたゲート電極２５と、画素電極と接続されたドレイン電極２３とを有している。また、ＴＦＴ１４は、ゲート電極２５と重なる位置に半導体層を有しており、半導体層の一部は、ソース電極２２及びドレイン電極２３のそれぞれの一部と重畳している。更に、半導体層の他の一部は、ソース電極２２及びドレイン電極２３のいずれにも重畳しておらず、このうち、平面的に見てソース電極２２とドレイン電極２３とに挟まれる領域がチャネル領域２１である。ここでは、半導体層のチャネル領域２１の幅は絵素間で異なって設定されるが、ソース電極２２とドレイン電極２３との間隔は、均一となるように設定されている。

図２３に示す例では、ドレイン電極２３はソースバスライン１２に平行な方向に延伸された直線状である。また、ソース電極２２は、平面的に見てゲートバスライン１１側と逆側を向いて開かれた開口を有し、ドレイン電極２３の先端を囲うような形状を有している。

ドレイン電極２３の幅はｃであり、ドレイン電極２３とソース電極２２との間隔のうち、ゲートバスライン１１と平行な方向の長さはｄである。ドレイン電極２３とソース電極２２との間の距離のうち、ソースバスライン１２と平行な方向の長さはｅである。ソース電極２２がドレイン電極２３と対向する部位のソースバスライン１２と平行な方向の長さはａである。ゲート電極２５のソースバスライン１２と平行な方向の長さからソース電極２２のソースバスライン１２と平行な方向の長さを差し引いた長さはｂである。

Ｃｇｄグラデーションを設定する前の各絵素の情報（グラデーションを設定する前の絵素間でのΔＶｄ差を低減するように設定されている）を、表１に示す。
実施例５の液晶表示装置においては、異なる絵素ピッチをもつ４色の絵素において、絵素のピッチ幅を「青」＞「赤」＞「緑＝黄」とした場合に、それぞれの絵素間でのａ〜ｅの値を下記表１のように調整することで、絵素間でのαのズレ（ｍａｘ−ｍｉｎ）を、３．８８％とすることができた。また、ΔＶｄは、赤の絵素で１．８３８Ｖ、緑及び黄の絵素で１．９０１Ｖ、青の絵素で１．９１０Ｖとなっており、ΔＶｄの最大値と最小値との間の差は、７２ｍＶであった。後述する実施例８及び実施例９では、更にＣｇｄグラデーションを設定するとともに絵素間のαの値を調整することになる。なお、グラデーションを設定しない場合は、面内対向分布が生じることになり、表示画像にフリッカや表示劣化が生じるおそれがある。なお、ここでの各絵素のピッチ幅の比は、「赤」：「緑」：「黄」：「青」が１．４：１：１：１．７であった。

実施例８
上記表１に示した各絵素を有する液晶表示装置において、各絵素に対して等しいΔＣｇｄ／Ｃｐｉｘをかけるようにグラデーションを設定した場合の各絵素の情報を、下記表２に示す。なお、Ｃｄｇグラデーションを設定するために、走査線の信号進行方向に沿ってゲート電極の長さを変動させ、ゲート電極とドレイン電極との重なり面積を変動させている。この変動するゲート電極２６の長さは、ｇである。また、ゲートバスライン１１の一部から延伸されたゲート電極２５のゲートバスライン１１と平行な方向の長さはｆである。１Ｓｔｅｐ当たりの補正量（Ｃｇｄ補正量）は、１Ｓｔｅｐにつきｇの大きさを増減させた大きさである。全Ｓｔｅｐ数は、当該補正のうち、ｇの大きさを増加させる補正を行った段数である。最大補正量は、ｇの最大値である。１Ｓｔｅｐ当たりのΔＶｄ補正量（ｍＶ）は、１Ｓｔｅｐ当たりのｇの増減に伴うΔＶｄの増減量である。最大補正量（ｍＶ）は、ｇが最大値となったときのΔＶｄ補正量であり、ΔＶｄ補正量の最大値である。最適対向ズレ（ｍＶ）は、グラデーションを設定する前の面内対向分布の最大値と最小値の差である。最大補正量をかけた位置でのΔＶｄ（Ｖ）は、ｇが最大値となったとき（パネル面内で、ｇが最大となる位置）のΔＶｄの値である。

なお、図２４は、実施形態１の液晶表示装置におけるＳｔｅｐ（ｎ）とＳｔｅｐ（ｎ＋１）との間のモザイク領域を示すグラフである。モザイク領域１３３とは、Ｓｔｅｐ（ｎ）の画素１３１とＳｔｅｐ（ｎ＋１）の画素１３２とが混在している領域をいい、液晶表示装置において設けていても設けていなくてもよい。モザイク領域１３３の走査線方向の画素数は、視覚的な段差が生じることを抑制して滑らかな表示とするという目的を達成することができればよく、通常一定（例えば、２４）であり、混在が生じていない部分の画素数（保持する画素数）は、例えば４以上とすることができる。また、実施例９及び比較例１においても同様にモザイク領域が設けられている。Ｃｇｄグラデーションによる補正は、基本的に、上述した１Ｓｔｅｐ当たりの補正量と混在が生じていない部分の画素数とで決定するものである。保持する画素数が少ないほど急峻に補正をかけることになり、補正の増加量を大きくすることができる。逆に保持する画素数が多いほどなだらかに補正をかけることになり、補正の増加量を小さくすることができる。

図２５は、実施例８の液晶表示装置において、ゲート入力端からの相対位置に対するΔＶｄ補正量（ｍＶ）を示すグラフである。
実施例８の液晶表示装置においては、それぞれの絵素間でのｇの値を上記表２に示したように調整することで、最大補正量のときのΔＶｄ補正量差を、赤の絵素で１５４．１ｍＶ、緑及び黄の絵素で１５７．８ｍＶ、青の絵素で１６３．５ｍＶとすることができ、最大補正量のときのΔＶｄ補正量差の絵素間での最大値と最小値との間の差は、９．４ｍＶであった。また、最適対向ズレは３２４ｍＶであり、最大補正量のときのΔＶｄを、赤の絵素で１．６６８Ｖ、緑及び黄の絵素で１．７３５Ｖ、青の絵素で１．７５０Ｖとすることができ、最大補正量のときのΔＶｄの最大値と最小値との間の差は、８２ｍＶであった。αズレ（αの最大値とαの最小値との差の、αの最小値に対する割合）は、４．１９％であった。したがって、上記設計によれば、最適対向電圧の絵素間での調整が充分に行われ、焼きつきの発生が抑制された液晶表示装置を得ることができた。

以下に、実施例８に示したように、絵素によってΔＶｄに差がある場合に、各絵素に対して等しいΔＣｇｄ／Ｃｐｉｘをかけるようにグラデーションを設定したときのグラフを図２６及び図２７に示す。なお、図２６及び図２７では、３色の絵素を用いた場合であり、走査線の信号は横軸の位置ｘ＝０からのみ入力されている場合のグラフを示している。
図２６は、実施例８の変形例の液晶表示装置において設けたＣｇｄグラデーション１０２を示すグラフである。図２６中、実線は、Ｒ（赤）、Ｇ（緑）及びＢ（青）において設けたＣｇｄ補正量（Ｃｇｄグラデーション）を示す。
図２７は、実施例８の変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。図２７に示されるように、Ｃｇｄグラデーションが面内対向分布１０３を十分に低減できる程度にかけられた場合、各絵素における面内対向分布１０３はそれぞれほぼ一定になり、各絵素間のΔＶｄ差はＣｇｄグラデーションを設けなかった場合と略同一とすることができた。図２７中、一点鎖線は、Ｇ（緑）の面内対向分布１０３を示し、点線は、Ｂ（青）の面内対向分布１０３を示し、破線は、Ｒ（赤）の面内対向分布１０３を示す。実施例８の変形例においては、図２７に示されるように、ΔＶｄを揃えたとしてもＡだけずれていた場合、画素ごとに面内対向分布１０３が平行移動したようになる。これに対して画素容量の差を考慮してＣｇｄ／Ｃｐｉｘが等しくなるようにＣｇｄグラデーションをかけ、かつその量が最適対向ずれを実質的に完全に補償する量であれば、面内対向分布１０３は一定で、ΔＶｄ差Ａをもつようになる。

以下に、実施例８に示したように、絵素によってΔＶｄに差がある場合に、各絵素に対して等しいΔＣｇｄ／Ｃｐｉｘをかけるようにグラデーションを設定したときのグラフを図２８及び図２９に示す。なお、図２８及び図２９は、３色の絵素を用いた場合であり、走査線の信号は横軸の位置ｘ＝０からのみ入力されている場合のグラフを示している。
図２８は、実施例８のもう一つの変形例の液晶表示装置において設けたＣｇｄグラデーションを示すグラフである。図２８中、実線は、Ｒ（赤）、Ｇ（緑）及びＢ（青）において設けたＣｇｄ補正量を示す。
図２９は、実施例８のもう一つの変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。図２９に示されるように、Ｃｇｄグラデーションが面内対向分布を十分に低減できる程度にかけられた場合、各絵素における面内対向分布のバラツキは低減したが、残っており、面内対向分布が一定にはなっていない。各絵素間のΔＶｄ差はＣｇｄグラデーションを設けなかった場合と略同一であった。図２９中、一点鎖線は、Ｇ（緑）の面内対向分布を示し、点線は、Ｂ（青）の面内対向分布を示し、破線は、Ｒ（赤）の面内対向分布を示す。実施例８のもう一つの変形例においても、図２９に示されるように、ΔＶｄを揃えたとしてもＡだけずれていた場合、画素ごとに面内対向分布が平行移動したようになる。例えば、ｘ＝０の位置のΔＶｄ差Ａと最大補正量の位置のΔＶｄ差Ａとは、略同一である。面内対向分布を一定にするという観点からは、上述した実施例８の変形例のように、Ｃｇｄグラデーションの量が最適対向ずれを実質的に補償する量であることが好ましい。

実施例９
上記表１に示した各絵素を有する液晶表示装置において、各絵素に対して面内対向を揃えるようなΔＣｇｄ／Ｃｐｉｘとなるようにグラデーションを設定した場合の各絵素の情報を、下記表３に示す。実施例９では、実施例８のようにグラデーションを設定した場合であっても数十ｍＶ程度（実施例８では、８２ｍＶ）の差はでてしまうので、そのΔＶｄの差も考慮に入れたうえでＣｇｄグラデーションを設定したものである。なお、表３中の各項目名は、上述した表２に示した各項目名と同様である。

図３０は、実施例９の液晶表示装置において、ゲート入力端からの相対位置に対するΔＶｄ補正量（ｍＶ）を示すグラフである。
実施例９の液晶表示装置においては、それぞれの絵素間でのｇの値を上記表３及び図３０に示したように調整することで、最大補正量のときのΔＶｄ補正量差を、赤の絵素で１５４．１ｍＶ、緑及び黄の絵素で１５７．８ｍＶ、青の絵素で１４７．２ｍＶとすることができ、最大補正量のときのΔＶｄ補正量差の絵素間での最大値と最小値との間の差は、２３ｍＶであった。また、最大補正量のときのΔＶｄを、赤の絵素で１．６６８Ｖ、緑及び黄の絵素で１．７３５Ｖ、青の絵素で１．７３３Ｖとすることができ、最大補正量のときのΔＶｄの最大値と最小値との間の差は、６７．０ｍＶであった。αズレ（αの最大値とαの最小値との差の、αの最小値に対する割合）は、３．４０％であった。したがって、上記設計によれば、最適対向電圧の絵素間での調整の程度を緩めることでαのズレを改善することができ、焼きつきの発生が抑制された液晶表示装置を得ることができた。

以下に、実施例９に示したように、絵素によってΔＶｄに差がある場合に、各絵素に対して面内対向を揃えるようなΔＣｇｄ／Ｃｐｉｘとなるようにグラデーションを設定した実施例９の変形例のグラフを図３１及び図３２に示す。なお、実施例９の変形例においては、３色（ＲＧＢ）の絵素を用いた場合のグラフを示している。
図３１は、実施例９の変形例の液晶表示装置において設けたＣｇｄグラデーションを示すグラフである。図３１では、ΔＶｄが大きい画素（Ｒ）には少なめにＣｇｄグラデーションを設定している。図３１中、実線は、Ｇ（緑）において設けたＣｇｄ補正量とＢ（青）において設けたＣｇｄ補正量とをそれぞれ示し、破線は、Ｒ（赤）において設けたＣｇｄ補正量を示す。
図３２は、実施例９の変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。図３２中、一点鎖線は、Ｇ（緑）の面内対向分布を示し、点線は、Ｂ（青）の面内対向分布を示し、破線は、Ｒ（赤）の面内対向分布を示す。
図３１及び図３２に示されるように、実施例９及び実施例９の変形例ではΔＶｄの差も考慮に入れたうえで最大補正量のときに各絵素でαがより揃うようにＣｇｄグラデーションが設定されている。
このように設定するＣｇｄグラデーションをΔＶｄが大きい画素（Ｒ）に対してはより少なくし、その他のΔＶｄが小さい画素（Ｇ、Ｂ）に対してはより多くすると、面内対向分布が同一にはならないものの、面内対向分布のバラツキを低減するとともに、実施例８よりも更にΔＶｄ差を小さくすることができる。例えば、ｘ＝０の位置のΔＶｄ差はＡのままであるが、最大補正量の位置のΔＶｄ差Ｂは、Ａよりも小さくなっている。

実施例８及び実施例９で上述したように、上記画素電極の走査線との重なり面積は、単色の絵素に対応して配置される画素電極毎に、走査線の信号の進行方向に従って始めは増加し、かつその増加率が減少するように形成されたものであり、上記増加率は、画素容量の異なる画素電極毎に異なるものである。また、実施例８及び実施例９に示される液晶表示装置のように、一つの画素内に配置された複数の画素電極のうち、画素電極の走査線との重なり面積を変化させないときのゲートドレイン容量がより大きい画素電極（補正前のゲートドレイン容量がより大きい画素電極）において、該画素電極の走査線との重なり面積を変化させないときのゲートドレイン容量がより小さい画素電極（補正前のゲートドレイン容量がより小さい画素電極）と比べて、走査線の信号の進行方向におけるゲートドレイン補正量の増加率（画素電極の走査線との重なり面積を変化させることによるゲートドレイン容量の増加率）を同じ又はそれ以上とすることが好適である。このような形態とすることにより、より好適に面内対向分布のバラツキは低減したり、ΔＶｄ差を小さくしたりすることができる。

実施例８は、面内対向分布のバラツキを防止する観点から特に好適であり、実施例９は、αズレを小さくする観点から特に好適である。好ましいグラデーション（Ｃｇｄ補正）は、実施例８に示したものと実施例９に示したもののいずれであってもよい。

比較例１
上記表１に示した各絵素を有する液晶表示装置において、グラデーション配置の調整がされていない場合の各絵素の情報を、下記表４に示す。なお、表４中の各項目名は、上述した表２及び表３に示した各項目名と同様である。

図３３は、比較例１の液晶表示装置において、ゲート入力端からの相対位置に対するΔＶｄ補正量（ｍＶ）を示すグラフである。
比較例１の液晶表示装置においては、それぞれの絵素間でのｇの値を上記表４及び図３３に示したように調整することで、最大補正量のときのΔＶｄ補正量差を、赤の絵素で１１２．０ｍＶ、緑及び黄の絵素で１５７．８ｍＶ、青の絵素で８７．２ｍＶとなり、最大補正量のときのΔＶｄ補正量差の絵素間での最大値と最小値との間の差は、７０．６ｍＶであった。また、最大補正量のときのΔＶｄを、赤の絵素で１．６２６Ｖ、緑及び黄の絵素で１．７３５Ｖ、青の絵素で１．６７３Ｖとすることができ、最大補正量のときのΔＶｄの最大値と最小値との間の差は、１０９ｍＶであった。αズレ（αの最大値とαの最小値との差の、αの最小値に対する割合）は、６．５３％であった。したがって、上記設計による液晶表示装置は、焼きつきの発生が生じるおそれがある。

以下に、比較例１に示したように、絵素によってΔＶｄに差がある場合に、各絵素に対して画素電極の走査線との重なり面積の増加率条件を同じものとしてグラデーションを設定した比較例１の変形例のグラフを図３４及び図３５に示す。それぞれの画素電極で画素容量が異なるため、等しいグラデーションにはならない。なお、図３４及び図３５では、３色（ＲＧＢ）の絵素を用いた場合のグラフを示している。
図３４は、比較例１の変形例の液晶表示装置において設けたＣｇｄグラデーションを示すグラフである。図３４中、一点鎖線は、Ｇ（緑）において設けたＣｇｄ補正量を示し、点線は、Ｂ（青）において設けたＣｇｄ補正量を示し、破線は、Ｒ（赤）において設けたＣｇｄ補正量を示す。
図３５は、比較例１の変形例の液晶表示装置において、Ｃｇｄグラデーションを設けた場合のＲＧＢ３原色それぞれの面内対向分布を示すグラフである。図３５中、一点鎖線は、Ｇ（緑）の面内対向分布を示し、点線は、Ｂ（青）の面内対向分布を示し、破線は、Ｒ（赤）の面内対向分布を示す。
図３４及び図３５に示されるように、比較例１及びその変形例では設定するＣｇｄグラデーションを画素容量の差を無視して同じ形状（Ｃｇｄ補正量とステップ数が同じ）とした場合必要とされる補償量に対して多すぎたり（Ｇ）、少なすぎたり（Ｒ）することがあり、面内対向分布・ΔＶｄともに本発明の効果を充分に奏することができる範囲内とすることができない。例えば、ｘ＝０の位置でのΔＶｄ差Ａよりも、最大補正量のときのΔＶｄ差Ｃがより大きくなっている。

下記表５は、本発明の液晶表示装置において、ΔＶｄの差を１００ｍＶ以内と仮定したときのαのズレの許容範囲を示す表である。ΔＶｄの差が１００ｍＶ以下となれば焼きつきは改善されやすく、５０ｍＶ以下となればより確実に焼きつきが改善される。

上記表５に示すように、ΔＶｄを１．０Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは１０．０％であった。ΔＶｄを１．５Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは６．７％であった。ΔＶｄを２．０Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは５．０％であった。ΔＶｄを３．０Ｖとし、ΔＶｄの差を１００ｍＶで設定したときのαのズレは３．３％であった。

通常の液晶表示装置では、ΔＶｄが１．５〜３．０Ｖの範囲内に設定され、この条件においてはαのズレの範囲は７．０％以下であることが好ましいことが分かった。また、将来的にはΔＶｄ＝１Ｖの範囲内に設定される可能性が考えられ、このときには、αのズレの範囲は１０．０％以下であることが好ましいことが分かった。

また、本発明の液晶表示装置におけるチャネルサイズと画素電極面積との関係について検討を行ったところ、表６及び図３６に示されるようなデータが得られた。図３６は、チャネルサイズ比と画素電極面積比との関係を示すグラフである。

表６及び図３６に示される直線に沿ってＴＦＴチャネルのａ〜ｅの値を変更することで、Ｃｇｄグラデーションをかける前の絵素間でのαのバラツキを抑制することができる。

また、図７〜図９に示したＴＦＴにおけるソース電極やドレイン電極の長さの相違は、実際には、図３７〜図３９に示すように、ゲートバスラインとドレイン電極との間との重なり面積にも影響を与える。図３７〜図３９は、実施形態１におけるゲートバスラインとドレイン電極とが重なった領域を示す平面模式図である。ゲートバスライン１１とドレイン電極２３との重なり面積が大きければ大きいほどゲートドレイン容量（Ｃｇｄ）の値は変化するため、チャネルの長さの調節に加え、ゲートバスライン１１とドレイン電極２３との重なり面積も調節することによって、更に絵素どうしの全体のバランスを整えることが可能となる。

上述したように、実施形態１では、α＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）の値の絵素間でのバランスを調整している。上記式からわかるように、αの値の絵素間でのバランスを調整するためには、Ｃｇｄの調整が効果的である。

ＴＦＴにおけるドレイン電極とゲートバスラインとの重なり面積の相違は、実際には、ゲートバスラインとドレイン電極との間に形成されるゲートドレイン容量（Ｃｇｄ）にも影響を与える。ゲートバスラインとドレイン電極との重なり面積が大きければ大きいほどゲートドレイン容量（Ｃｇｄ）の値は大きくなるため、ゲートバスラインとドレイン電極との重なり面積を調節することによっても、絵素間でのαのバランスを整えることが可能となる。

図４０〜図４３は、図３７で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例である。図４０及び図４１は、図３７におけるＴＦＴのｄ１を変更した形態である。図４０においては、ドレイン電極２３とゲートバスライン１１とが重なる領域において平面的に一部に突出部が設けられている。図４１においては、ｄ１の幅全体が広げられている。図４２及び図４３は、図３７におけるＴＦＴのｄ２を変更した形態である。図４２においては、ｄ２の長さが長くなっている。図４３においては、ドレイン電極２３の形状はそのままであるが、ゲートバスライン１１の一部に平面的に突出部が設けられており、結果として、ドレイン電極２３とゲートバスライン１１とが重なる領域が広がっている。

図４４〜図４６は、図３８で示されるＴＦＴの例において、ゲートバスラインとドレイン電極との重なり面積の大きさを調節したＴＦＴの一例である。図４４は、図３８におけるＴＦＴのｄ３を変更した形態である。図４４においては、ｄ３の幅全体が広げられている。図４５及び図４６は、図３８におけるＴＦＴのｄ４を変更した形態である。図４５においては、ｄ４の長さが長くなっている。図４６においては、ドレイン電極２３の形状はそのままであるが、ゲートバスライン１１の一部に平面的に突出部が設けられており、結果として、ドレイン電極２３とゲートバスライン１１とが重なる領域が広がっている。

ゲートバスラインとドレイン電極との間に形成されるゲートドレイン容量（Ｃｇｄ）は、ゲートバスラインと画素電極とが直接重なる領域においても形成される。ゲートバスラインと画素電極との重なり面積が大きければ大きいほどゲートドレイン容量（Ｃｇｄ）の値は大きくなるため、ゲートバスラインと画素電極との重なり面積を調節することによって、絵素間でのαのバランスを整えることが可能となる。

図４７〜図４９は、実施形態１におけるゲートバスラインと画素電極とが重なった領域を示す平面模式図である。図４７は、通常のゲートバスラインと画素電極とが重なった形態であり、画素電極１５の端部は直線状であり、ゲートバスライン１１が画素電極の端部と平行に延伸されている。図４８及び図４９は、ゲートバスラインとドレイン電極との重なり面積の大きさを調節した例である。図４８においては、画素電極１５とゲートバスライン１１とが重なる領域において画素電極１５に対し一部に平面的に突出部が設けられている。したがって、結果として、画素電極１５とゲートバスライン１１とが重なる領域が広がっている。図４９においては、画素電極１５とゲートバスライン１１とが重なる領域において画素電極１５に対し一部に平面的にくぼみ部（切り欠け部）が設けられている。したがって、結果として、画素電極１５とゲートバスライン１１とが重なる領域が狭まっている。

このようにして、ドレイン電極とゲートバスラインとが重なる面積、及び、画素電極とゲートバスラインとが重なる面積を調整し、例えば、一つの画素内に配置された複数の画素電極のうち、より広い面積をもつ画素電極の重なり面積が、より狭い面積をもつ画素電極の重なり面積よりも大きいものとすることにより、より大きな画素容量をもつ画素電極が形成するゲートドレイン容量が、より小さな画素容量をもつ画素電極が形成するゲートドレイン容量よりも大きいものとすることができる。これにより、Ｃｇｄグラデーションをかける前の絵素間でのαのバラツキを抑制することができる。更に、走査線の信号の進行方向に従って、重なり面積が始めは増加し、かつその増加率が減少するように形成し、該増加率が、面積の異なる画素電極毎に異なるものとすれば、各画素電極のＣｄｇ補正量も、画素電極の面積に応じて適切に設定することが可能となる。これにより、各絵素にとって最適の対向電圧の値により近づけることができ、焼きつきの少ない液晶表示装置を得ることができる。

より大きな画素容量をもつ画素電極が形成するゲートドレイン容量が、より小さな画素容量をもつ画素電極が形成するゲートドレイン容量よりも大きいものとする一つの手段として、ゲートバスラインとドレイン電極との重なり面積を絵素間で異ならせる例において、異なる絵素ピッチをもつ３色の絵素において、実際にゲートバスラインとドレイン電極との重なり面積と、絵素間でのαのズレとの検討を行った結果を以下に示す。なお、下記検討においては、チャネル幅の相違に基づく調整は含まれず、純粋にゲートドレイン面積のみでの検討を行っている。

ピッチ幅が「赤」＞「緑＝青」の場合に、それぞれの絵素間でのａ〜ｅの値を下記表７のように調整することで、絵素間でのαのズレを、２．９２％とすることができた。また、ΔＶｄは、赤の絵素で１．１９４Ｖ、緑及び青の絵素で１．２３０Ｖとなっており、ΔＶｄの最大値と最小値との間の差は、３６ｍＶであった。したがって、上記設計によれば、Ｃｇｄグラデーションをかける前の絵素間でαのバラツキを抑制することができる。なお、ここでの各絵素のピッチ幅の比は、「赤」：「緑」：「青」が１：１：０．８６であった。

Ｃｇｄグラデーションをかける前の、ゲートドレイン重なり面積と画素電極面積との関係について更に検討を行ったところ、表８及び図５０に示されるようなデータが得られた。図５０は、ゲートドレイン重なり面積比と画素電極面積比との関係を示すグラフである。

表８及び図５０に示される直線に沿ってＴＦＴチャネルのａ〜ｅの値を変更することで、画素電極の面積比に応じてＣｇｄグラデーションを設定する前の絵素間でのαのバラツキを抑制することができる。

チャネルサイズ比と画素電極面積比との間の関係によって大きく調節した上で、更に、Ｃｇｄ面積比と画素電極面積比との間の関係によって調整を行うことで、より適切にＣｇｄグラデーションをかける前の絵素間でαのバラツキを抑制することができる。

実施形態１においては、絵素間で「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」（以下、応答係数ともいう。）をそろえることが好ましい。Ｃｐｉｘ（ｍｉｎ）は、黒表示を行っている際の画素容量であり、Ｃｐｉｘ（ｍａｘ）は、白表示を行っている際の画素容量である。「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」で表される応答係数は、液晶の応答特性の指標の一つであり、この値が絵素間で異なっていると、色によって応答が異なってしまうため、所望の色味が得られないことがある。

「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」は、上述までのＴＦＴチャネル幅の調整、ゲートバスラインとドレイン電極との重なり面積の調整、画素電極とゲートバスラインとの重なり面積の調整、画素電極とＣｓバスラインとの重なり面積の調整等によって行うことができる。

図５１は、フレーム期間と印加電圧の到達率との関係を示すグラフである。図５２は、応答係数の違いによる表示への影響を調べたときの表示状態を示す模式図である。図５１に示すように、現在の液晶表示装置では、１フレーム内では液晶が応答しないため、２段階を経て所望の透過率を得るように設計されている。例えば、図５２に示すように、背景が黒色の中に白色の四角形を表示し、この四角形が右から左へと動いているような表示を行う場合、四角形の左端の絵素は、フレームごとに新しい応答をしているため、応答係数が小さい色のみが応答が遅く、他の色が強い状態になり、色味が変わってしまう。

これに対し、絵素間で応答係数の値を近づけることで、色味の変化を抑制することができる。図５３は、「Ｃｐｉｘ（ｍｉｎ）／Ｃｐｉｘ（ｍａｘ）」で表される応答係数の好適な範囲を示すグラフである。到達率が０．９であるときの応答係数の値は０．７８であり、到達率差が５％以内である０．７８±０．０４が応答係数の好ましい範囲である。

実施形態２
図５４は、実施形態２の液晶表示装置の画素電極、ＴＦＴ及び各種配線の配置構成を示す平面模式図である。図５４に示すように、実施形態２においては、一つの絵素に対して二つの画素電極、（以下、それぞれを副画素電極ともいう。）が配置されている。また、複数個の絵素によって一つの画素が構成されており、各絵素を個別に制御することで各画素が制御され、更に液晶表示装置による表示全体が制御される。

実施形態２の液晶表示装置は、行方向（横方向）に伸びるゲートバスライン１１、及び、列方向（縦方向）に伸びるソースバスライン１２を有している。また、ゲートバスライン１１とソースバスライン１２とのいずれにも接続された第一のＴＦＴ１４ａ及び第二のＴＦＴ１４ｂを有している。第一のＴＦＴ１４ａは第一の副画素電極１５ａと接続されており、第二のＴＦＴ１４ｂは第二の副画素電極１５ｂと接続されている。また、実施形態２の液晶表示装置は、第一の副画素電極１５ａの少なくとも一部で重なる第一のＣｓバスライン１３ａ、及び、第二の副画素電極１５ｂの少なくとも一部で重なる第二のＣｓバスライン１３ｂを有しており、図５４に示すように、各副画素電極１５ａ、１５ｂの中央を横切るように、それぞれが行方向に伸びて形成されている。

実施形態２においては、一つの絵素に対して一種のカラーフィルタが配置されている。画素を構成する絵素の色の種類、数、及び、配置順は特に限定されず、例えば、ＲＧＢ、ＲＧＢＹ、ＲＧＢＣ、ＲＧＢＷ等の組み合わせが挙げられる。絵素の色はカラーフィルタで決定される。カラーフィルタの配置形態としては、例えば、図３に示すような、画素電極の境界に関わらず縦方向に伸びて形成されるストライプ配列、図４に示すような、４つの色を有し、行方向及び列方向にそれぞれ２つずつ各色が配置される田の字配列が挙げられる。

実施形態２において二つの副画素電極は、それぞれ異なる大きさの副画素容量を形成する。副画素容量を異ならせる方法としては、（１）信号電圧をそれぞれ異なるソースバスラインから供給する方法、（２）Ｃｓバスラインの電圧変化によって調節を行う方法が挙げられる。これら副画素電極に対しては、それぞれ一つずつＴＦＴが接続される。各ＴＦＴは同一のゲートバスラインとつながっており、ゲートバスラインに走査信号が供給されるタイミングで、二つの副画素が一度に制御されることになる。

図５５は、実施形態２の液晶表示装置における等価回路図である。実施形態２においては、副画素単位で回路パターンが形成されており、図５５においては、２つの副画素の回路パターンを示している。副画素電極のそれぞれは、液晶層との間でＣｌｃ１及びＣｌｃ２を形成する。また、副画素電極のそれぞれは、Ｃｓバスラインとの間でＣｃｓ１及びＣｃｓ２ｂを形成する。更に、副画素電極のそれぞれは、各ＴＦＴのドレイン電極と接続されており、各ＴＦＴによって駆動が制御される。

液晶層を間に介して対向配置された画素電極と対向電極とによって液晶容量Ｃｌｃが形成される。Ｃｌｃの値は、一対の電極によって液晶層に印加される実効電圧（Ｖ）に依存する。絶縁膜を間に介して対向配置された画素電極とＣｓバスライン（補助容量配線）とによって補助容量Ｃｃｓが形成される。絶縁膜を間に介して対向配置された画素電極とゲートバスライン（走査線）とによってゲートドレイン容量Ｃｇｄが形成される。絶縁膜を間に介して対向配置された画素電極とソースバスライン（信号線）とによって、ソースドレイン容量Ｃｓｄが形成される。

実施形態２におけるＴＦＴを用いた各副画素電極の駆動方式、及び、基本構成は、実施形態１と同様である。

以下、Ｃｓバスラインの電圧変化により、マルチ画素駆動を行う方法について詳述する。図５６は、マルチ画素駆動を行ったときの信号波形を示す図である。

時刻Ｔ１のときＶｇの電圧がＶｇＬからＶｇＨに変化することにより、第一のＴＦＴ１４ａと第二のＴＦＴ１４ｂが同時に導通状態（オン状態）となり、第一及び第二の副画素電極１５ａ、１５ｂのそれぞれにソースバスライン１２から電圧Ｖｓが伝達され、第一及び第二の副画素電極１５ａ、１５ｂに充電される。同様に、第一及び第二の副画素電極１５ａ、１５ｂのそれぞれと重畳する第一及び第二のＣｓバスライン１３ａ、１３ｂに対しても、ソースバスライン１２からの充電がなされる。

次に、時刻Ｔ２のときゲートバスライン１１の電圧ＶｇがＶｇＨからＶｇＬに変化することにより、第一のＴＦＴ１４ａと第二のＴＦＴ１４ｂが同時に非導通状態（ＯＦＦ状態）となり、第一及び第二の副画素電極１５ａ、１５ｂ、並びに、第一及び第二のＣｓバスライン１３ａ、１３ｂはすべてソースバスライン１２と電気的に絶縁される。なお、この直後、第一のＴＦＴ１４ａと第二のＴＦＴ１４ｂの有する寄生容量等の影響による引き込み現象のために、第一及び第二の副画素電極１５ａ、１５ｂの電圧Ｖｌｃ１、Ｖｌｃ２は略同一の電圧ΔＶｄだけ低下し、
Ｖｌｃ１＝Ｖｓ−ΔＶｄ
Ｖｌｃ２＝Ｖｓ−ΔＶｄ
となる。また、このとき、第一及び第二のＣｓバスライン１３ａ、１３ｂの電圧Ｖｃｓ１、Ｖｃｓ２は
Ｖｃｓ１＝Ｖｃｏｍ−Ｖａｄ
Ｖｃｓ２＝Ｖｃｏｍ＋Ｖａｄ
である。

時刻Ｔ３で、第一のＣｓバスライン１３ａの電圧Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄに変化し、第二のＣｓバスライン１３ｂの電圧Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄに変化する。第一のＣｓバスライン１３ａ及び第二のＣｓバスライン１３ｂのこの電圧変化に伴い、第一及び第二の副画素電極１５ａ、１５ｂの電圧Ｖｌｃ１、Ｖｌｃ２は
Ｖｌｃ１＝Ｖｓ−ΔＶｄ＋２×Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃ２＝Ｖｓ−ΔＶｄ−２×Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
へ変化する。

時刻Ｔ４では、Ｖｃｓ１がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ、Ｖｃｓ２がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ、それぞれ変化し、Ｖｌｃ１、Ｖｌｃ２もまた、
Ｖｌｃ１＝Ｖｓ−ΔＶｄ＋２×Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃ２＝Ｖｓ−ΔＶｄ−２×Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
から、
Ｖｌｃ１＝Ｖｓ−ΔＶｄ
Ｖｌｃ２＝Ｖｓ−ΔＶｄ
へ変化する。

時刻Ｔ５では、Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ、Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ、それぞれ変化し、Ｖｌｃ１、Ｖｌｃ２もまた、
Ｖｌｃ１＝Ｖｓ−ΔＶｄ
Ｖｌｃ２＝Ｖｓ−ΔＶｄ
から、
Ｖｌｃ１＝Ｖｓ−ΔＶｄ＋２×Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃ２＝Ｖｓ−ΔＶｄ−２×Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
へ変化する。

Ｖｃｓ１、Ｖｃｓ２、Ｖｌｃ１、及び、Ｖｌｃ２は、水平書き込み時間１Ｈの整数倍の間隔ごとに上記Ｔ４、Ｔ５における変化を交互に繰り返す。上記Ｔ４、Ｔ５の繰り返し間隔を１Ｈの１倍とするか、２倍とするか、３倍とするか、又は、それ以上とするかについては、液晶表示装置の駆動方法（例えば、極性反転駆動）や表示状態（ちらつき、表示のざらつき感等）をみて適宜設定すればよい。この繰り返しは、次にＴ１に等価な時間になるまで継続される。したがって、それぞれの副画素電極の電圧Ｖｌｃａ、Ｖｌｃｂの実効的な値は、
Ｖｌｃａ＝Ｖｓ−ΔＶｄ＋Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）
Ｖｌｃｂ＝Ｖｓ−ΔＶｄ−Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）
となる。

よって、第一及び第二の副画素電極１５ａ、１５ｂのそれぞれによって液晶層に印加される実効電圧Ｖ１、Ｖ２は、
Ｖ１＝Ｖｌｃ１−Ｖｃｏｍ
Ｖ２＝Ｖｌｃ２−Ｖｃｏｍ
すなわち、
Ｖ１＝Ｖｓ−ΔＶｄ＋Ｖａｄ×Ｃｃｓ１／（Ｃｌｃ１＋Ｃｃｓ１）−Ｖｃｏｍ
Ｖ２＝Ｖｓ−ΔＶｄ−Ｖａｄ×Ｃｃｓ２／（Ｃｌｃ２＋Ｃｃｓ２）−Ｖｃｏｍ
となり、互いに異なる値となる。

以上のような前提の下、実施形態２における各絵素間での最適対向電圧の調整について、以下に詳述する。

複数の副画素電極の縦方向のトータルの長さは、赤、緑及び青の各色で同一となるように形成されているのに対し、横方向の長さは各色で異なっている。そのため、絵素ピッチの違いが絵素間の副画素電極のトータルの面積の違いにそのまま反映される。

実施形態２では、実施形態１と同様、ＴＦＴのチャネルの幅を利用して、Ｃｇｄグラデーションをかける前のα＝Ｃｇｄ／（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）の値の絵素間でのバランスを調整している。また、ゲートドレイン重なり面積によっても調整を行っている。実施形態２におけるαの調整方法は、実施形態１で示したものと同様の方法を用いることができる。

実施形態２においては、副画素間でＫ値をそろえることが好ましい。Ｋ値がそろうことで、各副画素電極によって形成される静電容量の大きさが均一化され、より適切な副画素間の調節がなされるので、より絵素間でのαの値がばらつく可能性を低減させることができる。Ｋ＝Ｃｃｓ／Ｃｐｉｘ（Ｃｇｄ＋Ｃｓｄ＋Ｃｃｓ＋Ｃｌｃ）で表される。そのため、Ｋ値の絵素間でのバランスを調整するためには、Ｃｃｓの調整が効果的である。

図５７は、実施形態２におけるＣｓバスラインとドレイン電極の広がり部分とが重複する範囲を示す平面模式図である。図５７に示すように、Ｃｓバスライン１３は一部に広がった領域を有しており、ドレイン電極２３もまた、一部に広がった領域を有している。これらは絶縁膜を介して隔離されているが、平面的に見たときに互いに重畳しており、補助容量Ｃｃｓを形成する。Ｃｃｓの大きさは、これらが互いに重畳する面積に依存するため、それぞれの広がり領域の大きさを副画素ごとに調節し、重なり度合いを調整することで、適切なＣｃｓの値を形成することができる。なお、図５７において、Ｃｓバスライン１３の広がり部分２３ａは、縦方向及び横方向のいずれの辺においても、ドレイン電極２３の広がり部分のそれらよりも大きい。

ドレイン電極２３の広がり部分２３ａの縦方向の長さはｄであり、横方向の長さはｆである。また、Ｃｓバスライン１３の広がり部分の縦方向の長さはｅであり、横方向の長さはｇである。

Ｃｓバスライン１３の広がり部分の縦方向の一辺と、ドレイン電極２３の広がり部分２３ａの縦方向の一辺との間の距離は、片側につき、ａの長さを有している。すなわち、ドレイン電極２３の広がり部分２３ａは、横方向に関して、Ｃｓバスライン１３の広がり部分よりもａだけ内側に形成されている。したがって、ｇ＝ｆ＋２ａの等式が成り立つことになる。

Ｃｓバスライン１３の広がり部分の横方向の一辺と、ドレイン電極２３の広がり部分２３ａの横方向の一辺との間の距離は、片側につき、ｂの長さを有している。すなわち、ドレイン電極２３の広がり部分２３ａは、縦方向に関して、Ｃｓバスライン１３の広がり部分よりもｂだけ内側に形成されている。したがって、ｅ＝ｄ＋２ａの等式が成り立つことになる。

このような場合において、異なる絵素ピッチをもつ４色の絵素において、「赤＝青」＞「緑＝黄」の場合に、それぞれの絵素間でのａ〜ｇの値を下記表９のように調整することで、絵素間でのＫ値（ｍａｘ−ｍｉｎ）のズレは、０．１０％とすることができた。なお、ここでの各絵素のピッチ幅の比は、「赤」：「青」：「緑」：「黄」が１：１：１．４：１．４であった。

図５８〜図６１は、画素電極とＣｓバスラインとの重なり面積でＣｓ容量を調節する際の一例を示す平面模式図である。図５８は、画素電極１５の上辺がＣｓバスライン１３の一部と重複する形態を示している。図５８におけるａ及びｂの値を調整することで、Ｃｃｓの値を調整することができる。図５９は、画素電極１５の中央をＣｓバスライン１３が横切る形態であり、Ｃｓバスライン１３の幅方向の全体と重複する形態を示している図５９におけるｃ及びｄの値を調整することで、Ｃｃｓの値を調整することができる。図６０は、画素電極１５の上辺がＣｓバスライン１３と重畳し、かつ画素電極１５の左辺に沿って延伸部が追加された形態を示している。図６０におけるａ〜ｄの値を調整することで、Ｃｃｓの値を調整することができる。図６１は、画素電極１５の上辺がＣｓバスライン１３と重畳し、かつ画素電極１５の中央を縦断するように延伸部が追加された形態を示している。図６１におけるｅ〜ｆの値を調整することで、Ｃｃｓの値を調整することができる。

このような調節を副画素間で行うことにより副画素間でのＣｃｓの値が近づくことになり、適切な範囲内でのＫ値を得ることができる。

図６２は、マルチ駆動を行った場合の、Ｃｓ振幅を示す波形図である。図６２中のΔＶｃｓは、ΔＶｃｓ＝Ｋ×Ｖｃｓ^ｐ−ｐで表される値であり、ΔＶｃｓによる引き込みの大きさは、副画素間で均一であることが好ましく、具体的には、１０ｍＶ以内となることが好ましい。これにより、副画素間の最適対向電圧を近づけることができる。Ｖｃｓ^ｐ−ｐは実質的に固定値となるため、ΔＶｃｓはＫで調節することが好ましい。

下記表１０は、ΔＶｃｓは１０ｍＶ以内と仮定したときのＫの値のズレの許容範囲を示す表である。絵素の面積を異ならせない場合の通常の液晶表示装置では、Ｋ値は、０．４３〜０．５４の範囲内に設定されているため、この範囲を目安として検討を行った。

上記表１０に示すように、Ｋを０．５４とし、Ｋのズレを０．７４％で設定したとき、ΔＶｃｓのズレは７．７ｍＶに抑えることができた。また、Ｋを０．４３とし、Ｋのズレを０．９３％で設定したとき、ΔＶｃｓのズレは９．６ｍＶに抑えることができた。したがって、Ｋの範囲の目安としては、１．０％以下である。

実施形態３
実施形態３においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。なお、実施形態３において、絵素の色の種類、数及び配置順は特に限定されない。

図６３は、実施形態３における画素電極及び配線の配置構成を示す平面模式図である。実施形態３の液晶表示装置では、一つの画素内に配置された複数の画素電極のうち、ある一つの画素電極に対しては、縦方向に延伸された２本のソースバスラインのいずれもが画素電極の端部と重なっている。一方、図６３に示すように、他の画素電極１５に対しては、縦方向に延伸された２本のソースバスライン１２のうち、一方のソースバスライン１２のみが画素電極１５の端部と重なり、他方のソースバスライン１２は、画素電極１５の端部と重畳していない。

例えば、絵素内に柱状スペーサを配置する、又は、ソースドレイン容量Ｃｓｄを小さくするといったような場合に、画素電極の面積を減らして、画素電極の一方の端部にのみソース配線と重ねる必要があるときには、このような形態が採用される。ある一つの絵素においてのみ画素電極の面積が減らされている場合、又は、ソース配線と画素電極との重なり具合が絵素ごとに異なっている場合、絵素間で最適対向電圧が異なることになるので、焼きつきが起こりやすくなる。

そこで、実施形態３においては、実施形態１及び実施形態２で示した手段と同様の手段により、絵素間又は副画素間の画素容量の調節を行っている。なお、実施形態３において、絵素のピッチ幅は特に限定されず、ピッチ幅が絵素間でそれぞれ異なっていても同じであってもよい。

実施形態４
実施形態４においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。なお、実施形態４において、絵素の色の種類、数及び配置順は特に限定されない。

図６４は、実施形態４における画素電極及び配線の配置構成を示す平面模式図である。実施形態４の液晶表示装置では、一つの画素内に配置された複数の画素電極のうち、ある一つの画素電極に対しては、縦方向に延伸された２本のソース配線のいずれもが画素電極の端部と重なっている。一方、図６４に示すように、他の画素電極１５に対しては、縦方向に延伸された２本のソースバスライン１２のうち、一方のソースバスライン１２が、画素電極１５の端部と重なり、他方のソースバスライン１２が、画素電極１５の端部と重畳していない。また、重畳していない側のソースバスライン１２の隣には、Ｃｓバスライン１３が縦方向に延伸されており、このＣｓバスライン１３が画素電極１５の他方の端部と重なっている。

例えば、絵素内に柱状スペーサを配置する、又は、ソースドレイン容量Ｃｓｄを小さくするといったような場合に、画素電極の面積を減らして、画素電極の一方の端部にのみソース配線を重ね、画素電極の他方の端部にソース配線ではなくＣｓ配線のみを重ねる必要があるときには、このような形態が採用される。ある一つの絵素においてのみ画素電極の面積が減らされている場合、又は、ソース配線及びＣｓ配線の配置の画素電極との重なり具合が絵素ごとに異なっている場合、絵素間で最適対向電圧が異なることになるので、焼きつきが起こりやすくなる。

そこで、実施形態４においては、実施形態１及び実施形態２で示した手段と同様の手段により、絵素間又は副画素間の画素容量の調節を行っている。なお、実施形態４において、絵素のピッチ幅は特に限定されず、ピッチ幅が絵素間でそれぞれ異なっていても同じであってもよい。

実施形態５
実施形態５においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。なお、実施形態５において、絵素の色の種類、数及び配置順は特に限定されない。

図６５は、実施形態５における画素電極及び配線の配置構成を示す平面模式図である。実施形態５の液晶表示装置では、一つの画素内に配置された複数の画素電極のうち、ある一つの画素電極に対しては、画素電極の上端部にＣｓ配線が重なるように横方向に延伸されており、かつＣｓ配線は、直線状ではなく、一部に広がり領域を有している。一方、図６５に示すように、他の画素電極１５に対しては、画素電極１５の上端部にＣｓバスライン１３が重なるように横方向に延伸されており、かつＣｓバスライン１３は、直線状ではなく、一部に広がり領域を有しているが、画素電極１５の上辺が直線状でなく、内側に窪んだ形状を有している。そのため、画素電極１５とＣｓバスライン１３との重なり面積が絵素間で異なっており、かつ画素電極１５の面積も絵素ごとに異なっている。

例えば、絵素内に柱状スペーサを配置する、又は、補助容量Ｃｃｓを小さくするといったような場合に、画素電極の面積を減らして、画素電極及びＣｓ配線の配置構成を絵素ごとに異ならせる、又は、画素電極の面積が絵素ごとを異ならせる場合、絵素間で最適対向電圧が異なることになるので、焼きつきが起こりやすくなる。

そこで、実施形態５においては、実施形態１及び実施形態２で示した手段と同様の手段により、絵素間又は副画素間の画素容量の調節を行っている。なお、実施形態５において、絵素のピッチ幅は特に限定されず、ピッチ幅が絵素間でそれぞれ異なっていても同じであってもよい。

実施形態６
図６６及び図６７は、実施形態６における液晶層の断面模式図である。実施形態６においては、赤、緑及び青の３色、又は、赤、緑、青及び黄の４色の絵素を用いており、これらの絵素の組み合わせが一つの画素を構成している。図６６は、実施形態６において３色の絵素を用いた形態を示す断面模式図であり、図６７は、実施形態６において４色の絵素を用いた形態を示す断面模式図である。

図６６及び図６７に示すように、実施形態６の液晶表示装置が有する液晶層１は、アクティブマトリクス基板２及びカラーフィルタ基板３からなる一対の基板の間に配置されている。アクティブマトリクス基板２は画素電極４１を有しており、カラーフィルタ基板３は対向電極４２を有している。また、カラーフィルタ基板３は、複数色のカラーフィルタ３１を有しており、３色又は４色で一つの画素を構成している。図６６においては、赤３１Ｒ、緑３１Ｇ、及び、青３１Ｂの３色のカラーフィルタが用いられた形態を示しており、図６７においては、赤３１Ｒ、緑３１Ｇ、青３１Ｂ、及び、黄３１Ｙの４色のカラーフィルタが用いられた形態を示している。

実施形態６において青の絵素にあたる液晶層１の厚み（セルギャップ）は、他の絵素にあたる液晶層１の厚み（セルギャップ）よりも薄く形成されている。これにより、液晶層１の厚みが全ての絵素で共通の場合と比べ、より高い視野角特性を得ることができる。

実施形態６において、一対の基板が有する電極４１、４２によって液晶層１内に印加される電圧は、絵素によって異なる。これは、実施形態６において、青の絵素における液晶層１の厚みが、他の絵素における液晶層１の厚みよりも薄く設定されているためであり、青の絵素において形成される液晶容量は、他の絵素に比べて大きくなる。そのため、マルチギャップ構造を設けた場合、絵素間で最適対向電圧が異なることになる。

実施形態６においては、ＴＦＴのチャネル幅を用いて絵素間での最適対向電圧の調節を行うとともに、セルギャップを絵素間で調節することで、更なる最適対向電圧の調節がなされている。これにより、Ｃｇｄグラデーションをかける前において、更に絵素間でαのバラツキを抑制することができる。

上述した実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。

なお、本願は、２０１０年２月２６日に出願された日本国特許出願２０１０−０４３４２５号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。

１：液晶層
２：アクティブマトリクス基板
３：カラーフィルタ基板
１１：ゲートバスライン（走査線）
１２：ソースバスライン（信号線）
１３：Ｃｓバスライン（補助容量配線）
１３ａ：第一のＣｓバスライン
１３ｂ：第二のＣｓバスライン
１４：ＴＦＴ（薄膜トランジスタ）
１４ａ：第一のＴＦＴ
１４ｂ：第二のＴＦＴ
１５：画素電極
１５ａ：第一の副画素電極
１５ｂ：第二の副画素電極
２１：チャネル領域
２２：ソース電極
２３：ドレイン電極
２３ａ：ドレイン電極の広がり部
２４：コンタクトホール
２５：ゲート電極
２６：変動するゲート電極
３１：カラーフィルタ
３１Ｒ：カラーフィルタ（赤）
３１Ｇ：カラーフィルタ（緑）
３１Ｂ：カラーフィルタ（青）
３１Ｙ：カラーフィルタ（黄）
４１：画素電極
４２：対向電極
１０１、１０３、１１３、１２１、１２３：面内対向分布
１０２、１１２、１２２：Ｃｇｄグラデーション
１３１：Ｓｔｅｐ（ｎ）の画素
１３２：Ｓｔｅｐ（ｎ＋１）の画素
１３３：モザイク領域

Claims (9)

1. 一対の基板と、該一対の基板間に挟持された液晶層とを有し、かつ複数色の絵素によって一つの画素が構成される液晶表示装置であって、
   該一対の基板の一方は、走査線と、信号線と、補助容量配線と、該走査線及び該信号線のそれぞれと接続された薄膜トランジスタと、該薄膜トランジスタと接続された画素電極とを備え、
   該一対の基板の他方は、対向電極を備え、
   該画素電極は、一つの絵素に対応してそれぞれ配置され、
   該走査線と該画素電極とは、ゲートドレイン容量を形成し、
   該一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極が形成するゲートドレイン容量が、より小さな画素容量をもつ画素電極が形成するゲートドレイン容量よりも大きいものであり、
   該画素電極の走査線との重なり面積は、単色の絵素に対応して配置される画素電極毎に、走査線の信号の進行方向に従って始めは増加し、かつその増加率が減少するように形成されたものであり、
   該増加率は、画素容量の異なる画素電極毎に異なる
   ことを特徴とする液晶表示装置。
2. 前記一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極は、該一つの画素内に配置された複数の画素電極のうち、より大きなチャネル幅を有する薄膜トランジスタと接続されている
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 前記一つの画素内に配置された複数の画素電極のうち、より大きな画素容量をもつ画素電極は、該一つの画素内に配置された複数の画素電極のうち、より画素電極の走査線との重なり面積が大きいことを特徴とする請求項１又は２に記載の液晶表示装置。
4. 前記より大きな画素容量をもつ画素電極の面積は、前記より小さな画素容量をもつ画素電極の面積と異なっていることを特徴とする請求項１〜３のいずれかに記載の液晶表示装置。
5. 前記より大きな画素容量をもつ画素電極と重なっている液晶層の厚みは、前記より小さな画素容量をもつ画素電極と重なっている液晶層の厚みと異なっていることを特徴とする請求項１〜４のいずれかに記載の液晶表示装置。
6. 前記信号線と前記画素電極とは、ソースドレイン容量を形成し、
   前記補助容量配線と前記画素電極とは、補助容量を形成し、
   前記画素電極と前記対向電極とは、液晶容量を形成し、
   該ゲートドレイン容量、該ソースドレイン容量、該補助容量、及び、該液晶容量の総和に対する、該ゲートドレイン容量の比は、前記複数色の絵素間で異なっており、
   前記複数色の絵素に対してそれぞれ得られるゲートドレイン容量の比のうち、最も大きなゲートドレイン容量の比と、最も小さなゲートドレイン容量の比との差は、最も小さなゲートドレイン容量の比に対して１０％以下である
   ことを特徴とする請求項１〜５のいずれかに記載の液晶表示装置。
7. 前記信号線と前記画素電極とは、ソースドレイン容量を形成し、
   前記補助容量配線と前記画素電極とは、補助容量を形成し、
   前記画素電極と前記対向電極とは、液晶容量を形成し、
   前記一つの絵素内における、前記ゲートドレイン容量、前記ソースドレイン容量、前記補助容量、及び、前記液晶容量の総和の最大値に対する、前記ゲートドレイン容量、前記ソースドレイン容量、前記補助容量、及び、前記液晶容量の総和の最小値で算出される応答係数の値は、前記複数色の絵素間で異なっており、
   該複数色の絵素に対してそれぞれ得られる応答係数のうち、最も大きな応答係数と、最も小さな応答係数との差は、最も小さな応答係数に対して５％以下である
   ことを特徴とする請求項１〜６のいずれかに記載の液晶表示装置。
8. 前記画素電極は、一つの絵素内で複数に分割されたものであり、
   前記薄膜トランジスタは、該画素電極のそれぞれと接続され、
   前記補助容量配線は、該画素電極のそれぞれと重畳し、かつ電圧の極性が一定時間ごとに反転する
   ことを特徴とする請求項１〜７のいずれかに記載の液晶表示装置。
9. 前記信号線と前記画素電極とは、ソースドレイン容量を形成し、
   前記補助容量配線と前記画素電極とは、補助容量を形成し、
   前記画素電極と前記対向電極とは、液晶容量を形成し、
   前記ゲートドレイン容量、前記ソースドレイン容量、前記補助容量、及び、前記液晶容量の総和に対する、前記補助容量の比は、前記複数色の絵素間で異なっており、
   該複数色の絵素に対してそれぞれ得られる補助容量の比のうち、最も大きな補助容量の比と、最も小さな補助容量の比との差は、最も小さな補助容量の比に対して１．０％以下である
   ことを特徴とする請求項８に記載の液晶表示装置。

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