JPWO2011033566A1 - 半導体装置とその製造方法 - Google Patents

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Abstract

半導体素子３のソース電極３ａの面積を拡大すると共に、リードフレーム２のソース端子２ｂの面積を拡大することにより、導電性リボン６と接合されるソース電極３ａの接合部８ａとソース端子２ｂの接合部８ｂとを拡大することができるため、オン抵抗を低減することができると共に、容易にボンディングツールの当接回数を削減して半導体素子３のストレスを低減することができる。

Description

本発明は、導電性リボンを介して端子間の電気的接続を行う半導体装置とその製造方法に関するものである。
ＭＯＳ−ＦＥＴ、ＩＧＢＴなど電力用の半導体素子を搭載したパワー半導体装置においては、高出力化、高耐圧化の要求の高まりから、それらに対応する半導体素子やそれを内蔵するパッケージが種々提案されている。
従来の半導体装置としては、端子接合部分を低オン抵抗とするために、半導体素子と外部端子とを帯状のＡｌ（アルミニウムリボン）を用いてウェッジボンディングして接合し、接合部分の電気抵抗を低減しているものがある。また、ウェッジボンディングされる半導体素子のソース電極に多数の接合箇所を設けて、さらなる低オン抵抗化を図っているものがあった。
図３は従来の半導体装置の構成を説明する図であり、図３（ａ）は特許文献１に記載された従来の半導体装置におけるパワー半導体装置のＭＯＳ−ＦＥＴの内部構造を示す平面図、図３（ｂ）は図３（ａ）のＸ−Ｘ’線に沿った断面図である。
図３（ａ）、（ｂ）において、パワー半導体デバイス１０１は、リードフレーム１０２上に半導体素子１０３としてＭＯＳ−ＦＥＴが搭載されている。半導体素子１０３の主面にはソース電極１０３ａとゲート電極１０３ｂとが形成されている。ソース電極１０３ａとゲート電極１０３ｂは、Ａｌ膜を主体とする導電膜で構成されている。ソース電極１０３ａはオン抵抗を低減するために、ゲート電極１０３ｂに比べ広い面積で構成されている。また、半導体素子１０３の主面に対する裏面全面にドレイン電極１０３ｃが形成されている。ドレイン電極１０３ｃはリードフレーム１０２のダイパッド部１０２ａにＡｇなどの導電性ペースト１０４を介して接合されている。ゲート電極１０３ｂは、リードフレーム１０２のリード先端部を広げて形成された接合領域を有するゲート端子１０２ｃにＡｕなどの導電性ワイヤ１０５を介して接続されている。ソース電極１０３ａは、複数のリードフレーム１０２をつなげて形成された接合領域を有するソース端子１０２ｂと導電性リボン１０６を介して接続されている。また、ゲート端子１０２ｃ，ソース端子１０２ｂは、それぞれ導電性ワイヤ１０５，導電性リボン１０６と接合する領域を備えており、それらの領域の図３における水平方向（導電性リボン１０６のソース電極１０３ａからソース端子１０２ｂに向かう辺と平行な方向であり、以下、導電性リボンの長さ方向と称す）の長さは一般的に同じ長さで形成され、０．５ｍｍ程度であることが多い。導電性リボン１０６はウェッジツールを用いてウェッジボンディングされており、ソース電極１０３ａ上でステッチと称される接合部１０８を複数形成したあと、同じボンディングルールを用いてソース端子１０２ｂに接続することで、接合面積を拡大してソース電極１０３ａにおける低オン抵抗化を図っている（例えば、特許文献１参照）。
例えば、半導体素子１０３のチップサイズが約２ｍｍ×約３ｍ、ソース電極１０３ａのサイズが１．５ｍｍ×２．８ｍｍ、導電性リボン１０６としてアルミリボンの幅が１．５ｍｍで厚みが０．１ｍｍである場合、導電性リボンの長さ方向である幅が０．２ｍｍ〜０．３ｍｍの接合部を１箇所形成して接合した場合に比べて、同じ接合部を２箇所形成した場合には、オン抵抗を２０％〜３０％程度抑制することができる。
特開２００４−３３６０４３号公報
しかしながら、前記従来の構成では、同じボンディングツールを用いて導電性リボン１０６をソース電極１０３ａおよびソース端子１０２ｂに接合するが、一般的にソース電極１０３ａに比べてソース端子１０３ｂの接合領域が小さいため、ボンディングツール先端の形状と大きさはソース端子１０２ｂの接合領域に依存し、ソース電極１０３ａの接合面積を増大させるために、ソース電極１０３ａ上の接合を複数回に分けて行うことを要し、複数個所の接合部１０８を形成することになっていた。そのため、ボンディングツールを複数回ソース電極１０３ａ上に当接させることになり、その衝撃による半導体素子１０３の特性劣化への影響が懸念されるとともに、工程の複雑化、煩雑化を招くという課題を有していた。
また、オン抵抗を低減するためにソース電極１０３ａの面積を大きく確保しているにもかかわらず、ステッチと称される接合部１０８を複数形成する際に、ステッチを一つ経る毎にループを形成するために、ループに相当する面積が未接合領域１０８ａとして存在することになり、拡大したソース電極１０３ａにおいて低オン抵抗化の効率上好ましくないという課題を有していた。
さらに、ソース電極１０３ａ上でステッチと称される接合部１０８を複数形成することにより、ソース電極１０３ａ上の接合面積を拡大して低オン抵抗化に一定の効果は期待されるが、もう一方のソース端子１０２ｂの接合は１ステッチの接合部１０８しか形成できていないので、接合面積はさほど拡大せず、ソース端子１０２ｂにおいては低オン抵抗化していないという課題を有していた。
本発明は、前記従来の課題を解決するもので、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することを目的とする。
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体素子の電極とリードフレームの端子とを導電性リボンを用いて電気的に接続する構成を備える半導体装置を製造する際の前記導電性リボンの接合方法が、前記電極から前記端子にわたって前記導電性リボンを配置する工程と、前記電極と前記導電性リボンとの接合部である第１の接合部にウェッジツールを圧接して超音波振動を印加することにより前記電極と前記導電性リボンとを一度の圧接でウェッジボンドする工程と、前記端子と前記導電性リボンとの接合部である第２の接合部にウェッジツールを圧接して超音波振動を印加することにより前記端子と前記導電性リボンとを一度の圧接でウェッジボンドする工程とを有し、前記ウェッジツールの先端の形状が、前記第２の接合部の形状と略同一であることを特徴とする。
また、前記導電性リボンが厚み０．１ｍｍのアルミリボンであり、前記第１の接合部および前記第２の接合部のサイズが１．５ｍｍ×０．８〜０．９ｍｍであることが好ましい。
さらに、本発明の半導体装置は、半導体素子と、前記半導体素子に設けられる１または複数の第１の電極と、前記半導体素子に設けられる１または複数の第２の電極と、前記半導体素子を搭載するダイパッドと、前記半導体素子と電気的に接続される第１の端子を備える１または複数の第１のリードと、前記半導体素子と電気的に接続される第２の端子を備える１または複数の第２のリードと、前記第１の電極と前記第１の端子とを電気的に接続する導電性リボンと、前記第２の電極と前記第２の端子とを電気的に接続する導電材と、前記第１の電極と前記導電性リボンとが接合部される第１の接合部と、前記第１の端子と前記導電性リボンとが接合され、面積が前記第１の接合部の面積と略同一である第２の接合部と、前記半導体素子，前記導電性リボン，前記導電材，前記第１の端子及び前記第２の端子を封止する封止樹脂とを有することを特徴とする。
また、前記導電性リボンが厚み０．１ｍｍのアルミリボンであり、前記第１の接合部および前記第２の接合部のサイズが１．５ｍｍ×０．８〜０．９ｍｍであることが好ましい。
また、前記第１の接合部における前記導電性リボンの接続方向の長さである幅が前記第１の電極の幅に対して３３％以上であることが好ましい。
また、前記第１の端子における前記導電性リボンの長さ方向の長さである幅が、前記第２の端子の前記導電性リボンの長さ方向の長さである幅に対して、０．１〜０．５ｍｍ程度広く形成されることが好ましい。
また、前記第１の接合部における前記導電性リボンの長さ方向の長さである幅が、前記第１の端子における前記導電性リボンの長さ方向の長さである幅に対して７５％以上であることが好ましい。
また、パワー半導体素子と、前記パワー半導体素子の表面に設けられるソース電極と、前記パワー半導体素子の表面に設けられるゲート電極と、前記パワー半導体素子の裏面に設けられるドレイン電極と、前記パワー半導体素子を搭載して前記ドレイン電極と電気的に接続するダイパッドと、リード長方向の幅が１．０ｍｍであるソース端子を備えるソースリードと、リード長方向の幅が０．５ｍｍであるゲート端子を備えるゲートリードと、前記ダイパッドと電気的に接続されるドレインリードと、前記ソース電極と前記ソース端子とを電気的に接続する厚さ０．１ｍｍのアルミリボンと、前記ゲート電極と前記ゲート端子とを電気的に接続する導電性ワイヤと、前記ソース電極と前記アルミリボンとが接合部されるサイズが１．５ｍｍ×０．８〜０．９ｍｍの第１の接合部と、前記ソース端子と前記アルミリボンとが接合され、面積が前記第１の接合部の面積と略同一である第２の接合部と、前記パワー半導体素子，前記アルミリボン，前記導電性ワイヤ，前記ソース端子及び前記ゲート端子を封止する封止樹脂とを有することを特徴とする。
以上により、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することができる。
以上のように、半導体素子のソース電極の面積とリードフレームのソース端子の面積とを拡大すると共に、ボンディングツールの先端を接合部とほぼ同じ形状にすることにより、一度ずつのボンディング動作を行うだけで導電性リボンと接合されるソース電極の接合部とソース端子の接合部とを拡大することができるため、オン抵抗を低減することができると共に、容易にボンディングツールの当接回数を削減して半導体素子のストレスを低減することができる。
実施の形態１における半導体装置の構成を説明する図 実施の形態２における半導体装置の製造方法を示す工程断面図 従来の半導体装置の構成を説明する図
以下本発明の実施の形態について、パワー半導体デバイスを例に図面を参照しながら説明する。
（実施の形態１）
図１は実施の形態１における半導体装置の構成を説明する図であり、図１（ａ）は本発明の実施の形態１における半導体装置の例としてパワー半導体デバイスのＭＯＳ−ＦＥＴの内部構造を示す平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ’線に沿った断面図である。
図１（ａ）、（ｂ）において、パワー半導体デバイス１は、リードフレーム２上に半導体素子３としてＭＯＳ−ＦＥＴが搭載されている。半導体素子３の主面にはソース電極３ａとゲート電極３ｂとが形成されている。ソース電極３ａとゲート電極３ｂは、Ａｌ膜を主体とする導電膜で構成されている。ソース電極３ａはオン抵抗を低減するために、ゲート電極３ｂに比べ広い面積で構成され、主面に対する裏面全面にドレイン電極３ｃが形成されている。ドレイン電極３ｃはリードフレーム２のダイパッド部２ａにＡｇなどの導電性ペースト４を介して接合されている。ゲート電極３ｂはリードフレーム２のゲート端子２ｃにＡｕなどの導電性ワイヤ５を介して接続されている。ここまでの構成は、前述した従来の構成と同様である。なお、電極と端子とを接続する導電材として、導電性ペーストや導電性ワイヤを用いる例を示しているが、バンプ等その他の導電材を用いて行うことも可能であり、下記の導電性リボン６のみにより電極と端子とを接続する構成でも可能である。
以下に本発明の特徴を詳細に説明する。
ソース電極３ａはリードフレーム２のソース端子２ｂと導電性リボン６を介して接続される。導電性リボン６はボンディングツールを用いてウェッジボンディングされている。また、ソース電極３ａの面積は、導電性リボン６との接合領域である接合部８ａの面積を十分に低抵抗化を実現できるだけ確保できる大きさに形成される。同様に、ソース端子２ｂも導電性リボンの長さ方向に延伸されて、低抵抗化に十分な接合部８ｂの面積を確保できるようにしており、ソース電極３ａと導電性リボン６とが接合される接合部８ａと、ソース端子３ａと導電性リボン６とが接合される接合部８ｂとは概ね同じ面積になるように接合される。ソース端子３ａの接合領域も拡大されて接合部８ｂを接合部８ａと概ね同じ形状，面積にすることができるため、ウェッジボンディングの際には、１つのボンディングツール先端を用いて、導電性リボン６とソース電極３ａとの接合、および導電性リボン６とソース端子２ｂとの接合をそれぞれ一度のボンディング動作で行うことができる。
例えば、半導体素子３のチップサイズが約２ｍｍ×約３ｍｍ、ソース電極３ａのサイズが１．５ｍｍ×２．８ｍｍ、導電性リボン６としてアルミリボンの幅が１．５ｍｍで厚みが０．１ｍｍである場合、ゲート端子２ｃにおける接続領域の導電性リボンの長さ方向である幅を一般的なサイズの０．５ｍｍのままにし、ソース端子２ｂにおける接続領域の導電性リボンの長さ方向である幅を１．０ｍｍに延伸して、接合部８ａ，接合部８ｂの導電性リボンの長さ方向である幅を０．８ｍｍ〜０．９ｍｍとすることにより、背景技術で説明した従来の２箇所で接合した場合に比べて、さらに、オン抵抗を２０％〜３０％程度、オン抵抗を抑制することができる。また、この時用いるボンディングツール先端のサイズを１．５ｍｍ×０．８ｍｍ〜０．９ｍｍとすることで、それぞれ一度の圧接で接合部８ａ，接合部８ｂを形成することができる。
このとき、接合部８ａは、導電性リボンの長さ方向の接合幅がソース電極３ａにおける導電性リボンの長さ方向の幅に対して３３％以上の長さとなるように一度のウェッジボンディングで形成されることが好ましい。さらに、接合部８ｂは導電性リボン６の長さ方向におけるソース端子２ｂの長さに対して７５％以上の接合幅を一度に形成できるように導電性リボン６の長さ方向に幅広の接合領域を形成することで、ソース電極３ａに形成された接合部８ａとソース端子２ｂに形成された接合部８ｂとが略同一の接合面積を有した接合部を形成している。具体的には、一度に接続される接合部の幅が、ソース電極３ａの幅が１．５ｍｍであれば０．５ｍｍ程度であり、ソース端子２ｂの幅が０．６ｍｍ程度であれば０．５ｍｍ程度とすることが好ましい。
さらに、幅広な導電性リボン６を用いれば導電性リボンの長さ方向と交差する交差方向の接合幅を大きくすることで接合面積が拡大する。また、導電性リボン６を多数本とすることでも同様に接合面積が拡大する。
かかる構成によれば、ソース電極３ａおよびソース端子２ｂの面積を大きくすることにより、ソース電極３ａ上の接合部８ａとソース端子２ｂ上の接合部８ｂの接合面積を効率よく拡大してほぼ同じ形状，面積にすることができるため、簡便な構成でオン抵抗を低減することができると共に、接合部８ａと接合部８ｂの形状に対応したボンディングツールの先端を用いて、それぞれの接合部へボンディングツールを一度ずつ圧接することにより接合できるため、容易な方法でボンディングツールの当接回数を抑制して半導体素子へのストレスを低減させることができる。さらに、ソース端子２ｂを大きく構成するので、熱吸収性が増し、放熱特性も向上する。
なお、本実施の形態において、導電性リボン６を１本接続する形態で説明したが、複数本の導電性リボン６を接続しても良い。
（実施の形態２）
図２は実施の形態２における半導体装置の製造方法を示す工程断面図である。
図２において、まず、銅もしくは銅合金または、鉄−ニッケル合金などからなり、半導体素子３が載置されるダイパッド部２ａと、ダイパッド部２ａから延出した第一端子としてのドレイン端子（図示せず）と、ダイパッド部２ａ近傍に配置された第二端子であるソース端子２ｂと第三端子としてダイパッド部２ａ近傍に配置されたゲート端子２ｃ（図１参照。以下同様）とを有したリードフレーム２をダイスボンダー（図示せず）に載置する（図２（ａ））。本実施の形態のリードフーム２において、導電性リボン６で接続されるソース端子２ｂにおける導電性リボンの長さ方向の長さをゲート端子２ｃの長さに対して、０．１〜０．５ｍｍ程度長く形成している。ここでは、３端子のパワー半導体デバイスを例に説明するが、２端子、あるいは４端子以上の半導体装置にも適応可能である。
次に、半導体素子３をダイパッド部２ａに載置する。半導体素子３は、ＩＧＢＴ、ＭＯＳ−ＦＥＴなどで、ここでは、主面にソース電極３ａ（図１参照。以下同様）とゲート電極３ｂ（図１参照。以下同様）が形成され、その背面の略全面にドレイン電極３ｃ（図１参照。以下同様）を形成したパワーＭＯＳ−ＦＥＴを用いて説明する。ダイパッド部２ａには導電性ペースト４である銀ペーストを介して半導体素子３が載置され、１５０〜２００℃に加熱して導電性ペースト４を一旦溶融した後、冷却することにより半導体素子３のドレイン電極とダイパッド部２ａのドレイン端子とを接続する（図２（ｂ））。
次に、半導体素子３を載置したリードフレーム２をウェッジボンダ（図示せず）に装着し、導電性リボン６としてアルミリボン等が供給されたソース電極３ａにウェッジツール７の先端部を圧接し、超音波振動を印加することで、導電性リボン６をソース電極３ａに接合する。さらにウェッジツール７先端部を移動し、導電性リボン６を介してソース端子２ｂに圧接し、超音波振動を印加して導電性リボン６をソース端子２ｂに接合する（図２（ｃ））。このとき、ソース電極３ａとソース端子２ｂとに接合する導電性リボン６の接合面積は略同一に形成され、接続部８ａ，８ｂの形状，面積は導電性リボン６幅とウェッジツール７の形状に依存する。また、本実施の形態では、接合部８ｂでの接続面積を大きくするためにソース端子２ｂの導電性リボン６の接続領域を拡大することで、接続部８ｂの面積拡大を可能にしている。さらに、ウェッジボンディングするウェッジツール７先端部の形状を接合部８ｂの形状とほぼ同じ形状にすることにより、接合部８ｂの面積を大きくとって低抵抗化を図ると共に、ソース電極３ａおよびソース端子２ｂに対してそれぞれ一度ずつの超音波振動の印加を行うことによりソース電極３ａおよびソース端子２ｂと導電性リボン６との接合を行うことができるため、容易かつ確実な方法で、安定して半導体素子３にかかるストレスの少ない接合を実現することができる。
次に、半導体素子３を載置したリードフレーム２をワイヤボンダ（図示せず）に装着し、導電性ワイヤ５（図１参照。以下同様）である金ワイヤが供給され、予め微小ボールを形成したボンディングツール（図示せず）をゲート電極３ｂに圧接し、超音波振動を印加することにより導電性ワイヤ５をゲート電極３ｂに接合する。さらにボンディングツール（図示せず）をゲート端子２ｃに移動し、導電性ワイヤ５をゲート端子２ｃに接合する。
最後に、半導体素子３と導電性リボン６と導電性ワイヤ５と各端子のインナー部を樹脂９で樹脂封止する（図２（ｄ））。
以上のように、接続抵抗を十分低減できる程度の面積の電極を備える半導体素子と、導電性リボンの長さ方向の長さを長くして、例えば０．６〜１．０ｍｍ程度の幅を確保した端子を備えるリードフレームを用意し、先端の大きさが端子の接合部と同じ形状のウェッジツールを用いて、電極と端子を導電性リボンを介してウェッジボンディングすることにより、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することができる。
本発明は、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することができ、導電性リボンを介して端子間の電気的接続を行う半導体装置とその製造方法等に有用である。
本発明は、導電性リボンを介して端子間の電気的接続を行う半導体装置とその製造方法に関するものである。
ＭＯＳ−ＦＥＴ、ＩＧＢＴなど電力用の半導体素子を搭載したパワー半導体装置においては、高出力化、高耐圧化の要求の高まりから、それらに対応する半導体素子やそれを内蔵するパッケージが種々提案されている。
従来の半導体装置としては、端子接合部分を低オン抵抗とするために、半導体素子と外部端子とを帯状のＡｌ（アルミニウムリボン）を用いてウェッジボンディングして接合し、接合部分の電気抵抗を低減しているものがある。また、ウェッジボンディングされる半導体素子のソース電極に多数の接合箇所を設けて、さらなる低オン抵抗化を図っているものがあった。
図３は従来の半導体装置の構成を説明する図であり、図３（ａ）は特許文献１に記載された従来の半導体装置におけるパワー半導体装置のＭＯＳ−ＦＥＴの内部構造を示す平面図、図３（ｂ）は図３（ａ）のＸ−Ｘ’線に沿った断面図である。
図３（ａ）、（ｂ）において、パワー半導体デバイス１０１は、リードフレーム１０２上に半導体素子１０３としてＭＯＳ−ＦＥＴが搭載されている。半導体素子１０３の主面にはソース電極１０３ａとゲート電極１０３ｂとが形成されている。ソース電極１０３ａとゲート電極１０３ｂは、Ａｌ膜を主体とする導電膜で構成されている。ソース電極１０３ａはオン抵抗を低減するために、ゲート電極１０３ｂに比べ広い面積で構成されている。また、半導体素子１０３の主面に対する裏面全面にドレイン電極１０３ｃが形成されている。ドレイン電極１０３ｃはリードフレーム１０２のダイパッド部１０２ａにＡｇなどの導電性ペースト１０４を介して接合されている。ゲート電極１０３ｂは、リードフレーム１０２のリード先端部を広げて形成された接合領域を有するゲート端子１０２ｃにＡｕなどの導電性ワイヤ１０５を介して接続されている。ソース電極１０３ａは、複数のリードフレーム１０２をつなげて形成された接合領域を有するソース端子１０２ｂと導電性リボン１０６を介して接続されている。また、ゲート端子１０２ｃ，ソース端子１０２ｂは、それぞれ導電性ワイヤ１０５，導電性リボン１０６と接合する領域を備えており、それらの領域の図３における水平方向（導電性リボン１０６のソース電極１０３ａからソース端子１０２ｂに向かう辺と平行な方向であり、以下、導電性リボンの長さ方向と称す）の長さは一般的に同じ長さで形成され、０．５ｍｍ程度であることが多い。導電性リボン１０６はウェッジツールを用いてウェッジボンディングされており、ソース電極１０３ａ上でステッチと称される接合部１０８を複数形成したあと、同じボンディングルールを用いてソース端子１０２ｂに接続することで、接合面積を拡大してソース電極１０３ａにおける低オン抵抗化を図っている（例えば、特許文献１参照）。
例えば、半導体素子１０３のチップサイズが約２ｍｍ×約３ｍ、ソース電極１０３ａのサイズが１．５ｍｍ×２．８ｍｍ、導電性リボン１０６としてアルミリボンの幅が１．５ｍｍで厚みが０．１ｍｍである場合、導電性リボンの長さ方向である幅が０．２ｍｍ〜０．３ｍｍの接合部を１箇所形成して接合した場合に比べて、同じ接合部を２箇所形成した場合には、オン抵抗を２０％〜３０％程度抑制することができる。
特開２００４−３３６０４３号公報
しかしながら、前記従来の構成では、同じボンディングツールを用いて導電性リボン１０６をソース電極１０３ａおよびソース端子１０２ｂに接合するが、一般的にソース電極１０３ａに比べてソース端子１０３ｂの接合領域が小さいため、ボンディングツール先端の形状と大きさはソース端子１０２ｂの接合領域に依存し、ソース電極１０３ａの接合面積を増大させるために、ソース電極１０３ａ上の接合を複数回に分けて行うことを要し、複数個所の接合部１０８を形成することになっていた。そのため、ボンディングツールを複数回ソース電極１０３ａ上に当接させることになり、その衝撃による半導体素子１０３の特性劣化への影響が懸念されるとともに、工程の複雑化、煩雑化を招くという課題を有していた。
また、オン抵抗を低減するためにソース電極１０３ａの面積を大きく確保しているにもかかわらず、ステッチと称される接合部１０８を複数形成する際に、ステッチを一つ経る毎にループを形成するために、ループに相当する面積が未接合領域１０８ａとして存在することになり、拡大したソース電極１０３ａにおいて低オン抵抗化の効率上好ましくないという課題を有していた。
さらに、ソース電極１０３ａ上でステッチと称される接合部１０８を複数形成することにより、ソース電極１０３ａ上の接合面積を拡大して低オン抵抗化に一定の効果は期待されるが、もう一方のソース端子１０２ｂの接合は１ステッチの接合部１０８しか形成できていないので、接合面積はさほど拡大せず、ソース端子１０２ｂにおいては低オン抵抗化していないという課題を有していた。
本発明は、前記従来の課題を解決するもので、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することを目的とする。
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体素子の電極とリードフレームの端子とを導電性リボンを用いて電気的に接続する構成を備える半導体装置を製造する際の前記導電性リボンの接合方法が、前記電極から前記端子にわたって前記導電性リボンを配置する工程と、前記電極と前記導電性リボンとの接合部である第１の接合部にウェッジツールを圧接して超音波振動を印加することにより前記電極と前記導電性リボンとを一度の圧接でウェッジボンドする工程と、前記端子と前記導電性リボンとの接合部である第２の接合部にウェッジツールを圧接して超音波振動を印加することにより前記端子と前記導電性リボンとを一度の圧接でウェッジボンドする工程とを有し、前記ウェッジツールの先端の形状が、前記第２の接合部の形状と略同一であることを特徴とする。
また、前記導電性リボンが厚み０．１ｍｍのアルミリボンであり、前記第１の接合部および前記第２の接合部のサイズが１．５ｍｍ×０．８〜０．９ｍｍであることが好ましい。
さらに、本発明の半導体装置は、半導体素子と、前記半導体素子に設けられる１または複数の第１の電極と、前記半導体素子に設けられる１または複数の第２の電極と、前記半導体素子を搭載するダイパッドと、前記半導体素子と電気的に接続される第１の端子を備える１または複数の第１のリードと、前記半導体素子と電気的に接続される第２の端子を備える１または複数の第２のリードと、前記第１の電極と前記第１の端子とを電気的に接続する導電性リボンと、前記第２の電極と前記第２の端子とを電気的に接続する導電材と、前記第１の電極と前記導電性リボンとが接合部される第１の接合部と、前記第１の端子と前記導電性リボンとが接合され、面積が前記第１の接合部の面積と略同一である第２の接合部と、前記半導体素子，前記導電性リボン，前記導電材，前記第１の端子及び前記第２の端子を封止する封止樹脂とを有することを特徴とする。
また、前記導電性リボンが厚み０．１ｍｍのアルミリボンであり、前記第１の接合部および前記第２の接合部のサイズが１．５ｍｍ×０．８〜０．９ｍｍであることが好ましい。
また、前記第１の接合部における前記導電性リボンの接続方向の長さである幅が前記第１の電極の幅に対して３３％以上であることが好ましい。
また、前記第１の端子における前記導電性リボンの長さ方向の長さである幅が、前記第２の端子の前記導電性リボンの長さ方向の長さである幅に対して、０．１〜０．５ｍｍ程度広く形成されることが好ましい。
また、前記第１の接合部における前記導電性リボンの長さ方向の長さである幅が、前記第１の端子における前記導電性リボンの長さ方向の長さである幅に対して７５％以上であることが好ましい。
また、パワー半導体素子と、前記パワー半導体素子の表面に設けられるソース電極と、前記パワー半導体素子の表面に設けられるゲート電極と、前記パワー半導体素子の裏面に設けられるドレイン電極と、前記パワー半導体素子を搭載して前記ドレイン電極と電気的に接続するダイパッドと、リード長方向の幅が１．０ｍｍであるソース端子を備えるソースリードと、リード長方向の幅が０．５ｍｍであるゲート端子を備えるゲートリードと、前記ダイパッドと電気的に接続されるドレインリードと、前記ソース電極と前記ソース端子とを電気的に接続する厚さ０．１ｍｍのアルミリボンと、前記ゲート電極と前記ゲート端子とを電気的に接続する導電性ワイヤと、前記ソース電極と前記アルミリボンとが接合部されるサイズが１．５ｍｍ×０．８〜０．９ｍｍの第１の接合部と、前記ソース端子と前記アルミリボンとが接合され、面積が前記第１の接合部の面積と略同一である第２の接合部と、前記パワー半導体素子，前記アルミリボン，前記導電性ワイヤ，前記ソース端子及び前記ゲート端子を封止する封止樹脂とを有することを特徴とする。
以上により、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することができる。
以上のように、半導体素子のソース電極の面積とリードフレームのソース端子の面積とを拡大すると共に、ボンディングツールの先端を接合部とほぼ同じ形状にすることにより、一度ずつのボンディング動作を行うだけで導電性リボンと接合されるソース電極の接合部とソース端子の接合部とを拡大することができるため、オン抵抗を低減することができると共に、容易にボンディングツールの当接回数を削減して半導体素子のストレスを低減することができる。
実施の形態１における半導体装置の構成を説明する図 実施の形態２における半導体装置の製造方法を示す工程断面図 従来の半導体装置の構成を説明する図
以下本発明の実施の形態について、パワー半導体デバイスを例に図面を参照しながら説明する。
（実施の形態１）
図１は実施の形態１における半導体装置の構成を説明する図であり、図１（ａ）は本発明の実施の形態１における半導体装置の例としてパワー半導体デバイスのＭＯＳ−ＦＥＴの内部構造を示す平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ’線に沿った断面図である。
図１（ａ）、（ｂ）において、パワー半導体デバイス１は、リードフレーム２上に半導体素子３としてＭＯＳ−ＦＥＴが搭載されている。半導体素子３の主面にはソース電極３ａとゲート電極３ｂとが形成されている。ソース電極３ａとゲート電極３ｂは、Ａｌ膜を主体とする導電膜で構成されている。ソース電極３ａはオン抵抗を低減するために、ゲート電極３ｂに比べ広い面積で構成され、主面に対する裏面全面にドレイン電極３ｃが形成されている。ドレイン電極３ｃはリードフレーム２のダイパッド部２ａにＡｇなどの導電性ペースト４を介して接合されている。ゲート電極３ｂはリードフレーム２のゲート端子２ｃにＡｕなどの導電性ワイヤ５を介して接続されている。ここまでの構成は、前述した従来の構成と同様である。なお、電極と端子とを接続する導電材として、導電性ペーストや導電性ワイヤを用いる例を示しているが、バンプ等その他の導電材を用いて行うことも可能であり、下記の導電性リボン６のみにより電極と端子とを接続する構成でも可能である。
以下に本発明の特徴を詳細に説明する。
ソース電極３ａはリードフレーム２のソース端子２ｂと導電性リボン６を介して接続される。導電性リボン６はボンディングツールを用いてウェッジボンディングされている。また、ソース電極３ａの面積は、導電性リボン６との接合領域である接合部８ａの面積を十分に低抵抗化を実現できるだけ確保できる大きさに形成される。同様に、ソース端子２ｂも導電性リボンの長さ方向に延伸されて、低抵抗化に十分な接合部８ｂの面積を確保できるようにしており、ソース電極３ａと導電性リボン６とが接合される接合部８ａと、ソース端子３ａと導電性リボン６とが接合される接合部８ｂとは概ね同じ面積になるように接合される。ソース端子３ａの接合領域も拡大されて接合部８ｂを接合部８ａと概ね同じ形状，面積にすることができるため、ウェッジボンディングの際には、１つのボンディングツール先端を用いて、導電性リボン６とソース電極３ａとの接合、および導電性リボン６とソース端子２ｂとの接合をそれぞれ一度のボンディング動作で行うことができる。
例えば、半導体素子３のチップサイズが約２ｍｍ×約３ｍｍ、ソース電極３ａのサイズが１．５ｍｍ×２．８ｍｍ、導電性リボン６としてアルミリボンの幅が１．５ｍｍで厚みが０．１ｍｍである場合、ゲート端子２ｃにおける接続領域の導電性リボンの長さ方向である幅を一般的なサイズの０．５ｍｍのままにし、ソース端子２ｂにおける接続領域の導電性リボンの長さ方向である幅を１．０ｍｍに延伸して、接合部８ａ，接合部８ｂの導電性リボンの長さ方向である幅を０．８ｍｍ〜０．９ｍｍとすることにより、背景技術で説明した従来の２箇所で接合した場合に比べて、さらに、オン抵抗を２０％〜３０％程度、オン抵抗を抑制することができる。また、この時用いるボンディングツール先端のサイズを１．５ｍｍ×０．８ｍｍ〜０．９ｍｍとすることで、それぞれ一度の圧接で接合部８ａ，接合部８ｂを形成することができる。
このとき、接合部８ａは、導電性リボンの長さ方向の接合幅がソース電極３ａにおける導電性リボンの長さ方向の幅に対して３３％以上の長さとなるように一度のウェッジボンディングで形成されることが好ましい。さらに、接合部８ｂは導電性リボン６の長さ方向におけるソース端子２ｂの長さに対して７５％以上の接合幅を一度に形成できるように導電性リボン６の長さ方向に幅広の接合領域を形成することで、ソース電極３ａに形成された接合部８ａとソース端子２ｂに形成された接合部８ｂとが略同一の接合面積を有した接合部を形成している。具体的には、一度に接続される接合部の幅が、ソース電極３ａの幅が１．５ｍｍであれば０．５ｍｍ程度であり、ソース端子２ｂの幅が０．６ｍｍ程度であれば０．５ｍｍ程度とすることが好ましい。
さらに、幅広な導電性リボン６を用いれば導電性リボンの長さ方向と交差する交差方向の接合幅を大きくすることで接合面積が拡大する。また、導電性リボン６を多数本とすることでも同様に接合面積が拡大する。
かかる構成によれば、ソース電極３ａおよびソース端子２ｂの面積を大きくすることにより、ソース電極３ａ上の接合部８ａとソース端子２ｂ上の接合部８ｂの接合面積を効率よく拡大してほぼ同じ形状，面積にすることができるため、簡便な構成でオン抵抗を低減することができると共に、接合部８ａと接合部８ｂの形状に対応したボンディングツールの先端を用いて、それぞれの接合部へボンディングツールを一度ずつ圧接することにより接合できるため、容易な方法でボンディングツールの当接回数を抑制して半導体素子へのストレスを低減させることができる。さらに、ソース端子２ｂを大きく構成するので、熱吸収性が増し、放熱特性も向上する。
なお、本実施の形態において、導電性リボン６を１本接続する形態で説明したが、複数本の導電性リボン６を接続しても良い。
（実施の形態２）
図２は実施の形態２における半導体装置の製造方法を示す工程断面図である。
図２において、まず、銅もしくは銅合金または、鉄−ニッケル合金などからなり、半導体素子３が載置されるダイパッド部２ａと、ダイパッド部２ａから延出した第一端子としてのドレイン端子（図示せず）と、ダイパッド部２ａ近傍に配置された第二端子であるソース端子２ｂと第三端子としてダイパッド部２ａ近傍に配置されたゲート端子２ｃ（図１参照。以下同様）とを有したリードフレーム２をダイスボンダー（図示せず）に載置する（図２（ａ））。本実施の形態のリードフーム２において、導電性リボン６で接続されるソース端子２ｂにおける導電性リボンの長さ方向の長さをゲート端子２ｃの長さに対して、０．１〜０．５ｍｍ程度長く形成している。ここでは、３端子のパワー半導体デバイスを例に説明するが、２端子、あるいは４端子以上の半導体装置にも適応可能である。
次に、半導体素子３をダイパッド部２ａに載置する。半導体素子３は、ＩＧＢＴ、ＭＯＳ−ＦＥＴなどで、ここでは、主面にソース電極３ａ（図１参照。以下同様）とゲート電極３ｂ（図１参照。以下同様）が形成され、その背面の略全面にドレイン電極３ｃ（図１参照。以下同様）を形成したパワーＭＯＳ−ＦＥＴを用いて説明する。ダイパッド部２ａには導電性ペースト４である銀ペーストを介して半導体素子３が載置され、１５０〜２００℃に加熱して導電性ペースト４を一旦溶融した後、冷却することにより半導体素子３のドレイン電極とダイパッド部２ａのドレイン端子とを接続する（図２（ｂ））。
次に、半導体素子３を載置したリードフレーム２をウェッジボンダ（図示せず）に装着し、導電性リボン６としてアルミリボン等が供給されたソース電極３ａにウェッジツール７の先端部を圧接し、超音波振動を印加することで、導電性リボン６をソース電極３ａに接合する。さらにウェッジツール７先端部を移動し、導電性リボン６を介してソース端子２ｂに圧接し、超音波振動を印加して導電性リボン６をソース端子２ｂに接合する（図２（ｃ））。このとき、ソース電極３ａとソース端子２ｂとに接合する導電性リボン６の接合面積は略同一に形成され、接続部８ａ，８ｂの形状，面積は導電性リボン６幅とウェッジツール７の形状に依存する。また、本実施の形態では、接合部８ｂでの接続面積を大きくするためにソース端子２ｂの導電性リボン６の接続領域を拡大することで、接続部８ｂの面積拡大を可能にしている。さらに、ウェッジボンディングするウェッジツール７先端部の形状を接合部８ｂの形状とほぼ同じ形状にすることにより、接合部８ｂの面積を大きくとって低抵抗化を図ると共に、ソース電極３ａおよびソース端子２ｂに対してそれぞれ一度ずつの超音波振動の印加を行うことによりソース電極３ａおよびソース端子２ｂと導電性リボン６との接合を行うことができるため、容易かつ確実な方法で、安定して半導体素子３にかかるストレスの少ない接合を実現することができる。
次に、半導体素子３を載置したリードフレーム２をワイヤボンダ（図示せず）に装着し、導電性ワイヤ５（図１参照。以下同様）である金ワイヤが供給され、予め微小ボールを形成したボンディングツール（図示せず）をゲート電極３ｂに圧接し、超音波振動を印加することにより導電性ワイヤ５をゲート電極３ｂに接合する。さらにボンディングツール（図示せず）をゲート端子２ｃに移動し、導電性ワイヤ５をゲート端子２ｃに接合する。
最後に、半導体素子３と導電性リボン６と導電性ワイヤ５と各端子のインナー部を樹脂９で樹脂封止する（図２（ｄ））。
以上のように、接続抵抗を十分低減できる程度の面積の電極を備える半導体素子と、導電性リボンの長さ方向の長さを長くして、例えば０．６〜１．０ｍｍ程度の幅を確保した端子を備えるリードフレームを用意し、先端の大きさが端子の接合部と同じ形状のウェッジツールを用いて、電極と端子を導電性リボンを介してウェッジボンディングすることにより、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することができる。
本発明は、半導体素子へ加わる衝撃によるストレスを低減すると共に、工程を複雑化、煩雑化させることなく、オン抵抗を低減することができ、導電性リボンを介して端子間の電気的接続を行う半導体装置とその製造方法等に有用である。
１ パワー半導体デバイス
２ リードフレーム
２ａ ダイパッド部
２ｂ ソース端子
２ｃ ゲート端子
３ 半導体素子
３ａ ソース電極
３ｂ ゲート電極
３ｃ ドレイン電極
４ 導電性ペースト
５ 導電性ワイヤ
６ 導電性リボン
７ ウェッジツール
８ａ 接合部
８ｂ 接合部
９ 樹脂
１０１ パワー半導体デバイス
１０２ リードフレーム
１０２ａ ダイパッド部
１０２ｂ ソース端子
１０２ｃ ゲート端子
１０３ 半導体素子
１０３ａ ソース電極
１０３ｂ ゲート電極
１０３ｃ ドレイン電極
１０４ 導電性ペースト
１０５ 導電性ワイヤ
１０６ 導電性リボン
１０８ 接合部分
１０８ａ 未接合領域

Claims (8)

  1. 半導体素子の電極とリードフレームの端子とを導電性リボンを用いて電気的に接続する構成を備える半導体装置を製造する際の前記導電性リボンの接合方法が、
    前記電極から前記端子にわたって前記導電性リボンを配置する工程と、
    前記電極と前記導電性リボンとの接合部である第１の接合部にウェッジツールを圧接して超音波振動を印加することにより前記電極と前記導電性リボンとを一度の圧接でウェッジボンドする工程と、
    前記端子と前記導電性リボンとの接合部である第２の接合部にウェッジツールを圧接して超音波振動を印加することにより前記端子と前記導電性リボンとを一度の圧接でウェッジボンドする工程と
    を有し、前記ウェッジツールの先端の形状が、前記第２の接合部の形状と略同一であることを特徴とする半導体装置の製造方法。
  2. 前記導電性リボンが厚み０．１ｍｍのアルミリボンであり、前記第１の接合部および前記第２の接合部のサイズが１．５ｍｍ×０．８〜０．９ｍｍであることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 半導体素子と、
    前記半導体素子に設けられる１または複数の第１の電極と、
    前記半導体素子に設けられる１または複数の第２の電極と、
    前記半導体素子を搭載するダイパッドと、
    前記半導体素子と電気的に接続される第１の端子を備える１または複数の第１のリードと、
    前記半導体素子と電気的に接続される第２の端子を備える１または複数の第２のリードと、
    前記第１の電極と前記第１の端子とを電気的に接続する導電性リボンと、
    前記第２の電極と前記第２の端子とを電気的に接続する導電材と、
    前記第１の電極と前記導電性リボンとが接合部される第１の接合部と、
    前記第１の端子と前記導電性リボンとが接合され、面積が前記第１の接合部の面積と略同一である第２の接合部と、
    前記半導体素子，前記導電性リボン，前記導電材，前記第１の端子及び前記第２の端子を封止する封止樹脂と
    を有することを特徴とする半導体装置。
  4. 前記導電性リボンが厚み０．１ｍｍのアルミリボンであり、前記第１の接合部および前記第２の接合部のサイズが１．５ｍｍ×０．８〜０．９ｍｍであることを特徴とする請求項３記載の半導体装置。
  5. 前記第１の接合部における前記導電性リボンの接続方向の長さである幅が前記第１の電極の幅に対して３３％以上であることを特徴とする請求項３記載の半導体装置。
  6. 前記第１の端子における前記導電性リボンの長さ方向の長さである幅が、前記第２の端子の前記導電性リボンの長さ方向の長さである幅に対して、０．１〜０．５ｍｍ程度広く形成されることを特徴とする請求項３記載の半導体装置。
  7. 前記第１の接合部における前記導電性リボンの長さ方向の長さである幅が、前記第１の端子における前記導電性リボンの長さ方向の長さである幅に対して７５％以上であることを特徴とする２請求項１記載の半導体装置。
  8. パワー半導体素子と、
    前記パワー半導体素子の表面に設けられるソース電極と、
    前記パワー半導体素子の表面に設けられるゲート電極と、
    前記パワー半導体素子の裏面に設けられるドレイン電極と、
    前記パワー半導体素子を搭載して前記ドレイン電極と電気的に接続するダイパッドと、
    リード長方向の幅が１．０ｍｍであるソース端子を備えるソースリードと、
    リード長方向の幅が０．５ｍｍであるゲート端子を備えるゲートリードと、
    前記ダイパッドと電気的に接続されるドレインリードと、
    前記ソース電極と前記ソース端子とを電気的に接続する厚さ０．１ｍｍのアルミリボンと、
    前記ゲート電極と前記ゲート端子とを電気的に接続する導電性ワイヤと、
    前記ソース電極と前記アルミリボンとが接合されるサイズが１．５ｍｍ×０．８〜０．９ｍｍの第１の接合部と、
    前記ソース端子と前記アルミリボンとが接合され、面積が前記第１の接合部の面積と略同一である第２の接合部と、
    前記パワー半導体素子，前記アルミリボン，前記導電性ワイヤ，前記ソース端子及び前記ゲート端子を封止する封止樹脂と
    を有することを特徴とする半導体装置。
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