JPWO2010050282A1 - パラレル連想メモリ - Google Patents
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Abstract
Description
図1を参照して、本発明の第1の実施の形態によるパラレルCAM10は、全てのアドレスを同時に検索し、入力されたデータと同じデータを記憶しているか否かを判定するものであって、書込検索パリティ生成器12と、複数のアドレスに対応する複数のメモリロケーション14と、NAND回路(負論理)16とを備える。図1では、1つのメモリロケーション14が代表的に示されている。
上記第1の実施の形態では書込ポートと検索ポートとが併合されているが、この第2の実施の形態では書込ポートと検索ポートとが独立して併存している。具体的には図6に示されるように、書込パリティ生成器44と検索パリティ生成器46とが別々に設けられている。書込パリティ生成器44は、入力されたnビットの書込データWDのパリティWPを生成する。検索パリティ生成器46は、入力されたnビットの検索データSDのパリティSPを生成する。書込時には、書込データWDがCAMメモリセル17に書き込まれるとともに、書込データWDに基づいてパリティWPが算出され、パリティメモリセル3に書き込まれる。検索時には、全アドレスに対応するメモリロケーション14が同時に検索され、検索データSDと一致するデータがCAMメモリセル17に記憶されているか否かが判断されるとともに、検索データSDに基づいてパリティSPが算出され、パリティメモリセル3に記憶されているパリティRPと一致するか否かが判断される。
上記第1の実施の形態ではラッチ回路18が設けられているが、この第3の実施の形態ではラッチ回路は省略されている。具体的には図8に示されるように、ワードデータ一致信号DMはNAND回路22に直接与えられている。
上記第1の実施の形態では排他的OR回路20が設けられているが、この第4の実施の形態では排他的OR回路20の代わりに各パリティメモリセル3にこれと同等の機能が備えられる。具体的には図9及び図10に示されるように、検索データSDのパリティSPがパリティメモリセル3に対応するビット線BLTRWS,BLCRWSに与えられ、かつ、パリティメモリセル3内にパリティ比較器48が設けられる。パリティ比較器48は、nチャネルMOSトランジスタからなる比較トランジスタTNC0及びTNC1と、pチャネルMOSトランジスタTPC及びnチャネルMOSトランジスタTNCからなるCMOSインバータ50とを含み、ビット線BLTRWS,BLCRWS経由で与えられたパリティSPとパリティメモリセル3に記憶されたパリティとが一致するか否かを判断し、一致する場合にパリティ一致信号/PMをローレベルに活性化し、一致しない場合にパリティ一致信号/PMをハイレベルに不活性化する。このパリティ一致信号/PMがNAND回路22に与えられる。
図6及び図7に示した第2の実施の形態と図9及び図10に示した第4の実施の形態とを組み合わせてもよい。具体的には第5の実施の形態では、図11及び図12に示されるように、検索パリティ生成器46により生成されたパリティSPがパリティメモリセル3に対応するビット線BLTS,BLCSに与えられ、かつ、パリティメモリセル3内にパリティ比較器48が設けられる。
10 パラレルCAM
12 書込検索パリティ生成器
14 メモリロケーション
16 NAND回路
17 CAMメモリセル
20 排他的OR回路
22 NAND回路
24 パリティ生成回路
42 データ比較器
44 書込パリティ生成器
46 検索パリティ生成器
48 パリティ比較器
Claims (4)
- 全てのアドレスを同時に検索し、入力されたデータと同じデータを記憶しているか否かを判定するパラレル連想メモリであって、
書込及び検索時に入力されるnビットのデータのパリティを生成するパリティ生成手段と、
複数のアドレスに対応する複数のメモリロケーションとを備え、
前記メモリロケーションの各々は、
書込時に入力されるnビットのデータを格納し、かつ、検索時に入力されるnビットのデータとその格納されるnビットのデータとを比較するn個のCAMメモリセルと、
前記パリティ生成手段により書込時に生成されるパリティを格納するパリティメモリセルと、
前記パリティ生成手段により検索時に生成されるパリティと前記パリティメモリセルに格納されるパリティとが一致するか否かを判断するパリティチェック手段とを含む、パラレル連想メモリ。 - 請求項1に記載のパラレル連想メモリであって、
前記パリティチェック手段は前記パリティが一致する場合にパリティ一致信号を活性化し、
前記メモリロケーションの各々はさらに、
検索時に入力されるnビットのデータと前記CAMメモリセルに格納されるnビットのデータとが一致する場合にワードデータ一致信号を活性化するワードマッチ検出回路と、 前記ワードマッチ検出回路により活性化されるワードデータ一致信号に応答して前記パリティチェック手段から出力されるパリティ一致信号を有効化するパリティ有効化手段とを含む、パラレル連想メモリ。 - 請求項2に記載のパラレル連想メモリであってさらに、
前記パリティ有効化手段により有効化され、前記複数のメモリロケーションから出力される複数のパリティ一致信号のうち少なくとも1つが不活性の場合にパリティエラー信号を活性化するパリティエラー検出手段を備える、パラレル連想メモリ。 - 請求項1に記載のパラレル連想メモリであって、
前記パリティ生成手段は、
書込時に入力されるnビットのデータのパリティを生成する書込パリティ生成器と、
検索時に入力されるnビットのデータのパリティを生成する検索パリティ生成器とを含む、パラレル連想メモリ。
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