KR101442324B1 - 병렬 연상 메모리 - Google Patents
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Abstract
검색 시에 패리티 체크를 고속으로 실행할 수 있는 병렬 CAM(content addressable memory)을 제공한다. CAM(10)은 모든 어드레스를 동시에 검색하고, 입력된 데이터와 동일한 데이터를 기억하고 있는지를 판정하는 것으로, n비트의 입력 및 검색 데이터 WD, SD의 패리티 WP, SP를 생성하는 라이트(write) 검색 패리티 생성기(12), 복수의 어드레스에 대응하는 복수의 메모리 로케이션(14), 메모리 로케이션(14)으로부터 출력되는 유효 패리티 일치 신호 PMV 중 적어도 하나가 불활성인 경우에 패리티 에러 신호 PE를 활성화하는 NAND 회로(16)를 갖는다. 각 메모리 로케이션(14)은 n개의 데이터 메모리 셀(2), 패리티 메모리 셀(3), 패리티 SP와 패리티 RP가 일치하는지를 판정하고, 일치하는 경우에 패리티 일치 신호 /PM을 활성화하는 배타적 OR 회로(20), 데이터 일치 신호 DML에 응답해서 패리티 일치 신호 /PM을 유효화하는 NAND 회로(22)를 포함한다.
Description
본 발명은, 병렬 연상 메모리에 관한 것이고, 더 구체적으로는, 모든 어드레스를 동시에 검색하고, 입력된 데이터와 같은 데이터를 기억하고 있는지를 판정하는 병렬 연상 메모리에 관한 것이다.
도 13은, 패리티 체크 기능을 가진 종래의 SRAM(Static Random Access Memory)의 구성을 나타낸 기능 블록도이다. 도 13을 참조하면, SRAM(1)은 n(자연수)개의 데이터 메모리 셀(2)과, 1개의 패리티 메모리 셀(3)과, 어드레스 디코더(4)를 갖는다. 이것들은 같은 것으로 복수 개 갖추어진다. 이 SRAM(1)은 또한 라이트 패리티 생성기(5)와, 센스앰프 회로(6)와, 리드(read) 패리티 생성기(7)와, 패리티 비교기(8)를 갖춘다.
데이터를 라이트(write)할 시, 어드레스 디코더(4)가 라이트 어드레스 i에 따라 n개의 데이터 메모리 셀(2) 및 그것들에 대응하는 패리티 메모리 셀(3)을 선택한다. 외부로부터 입력된 n 비트의 데이터 WD는, 선택된 데이터 메모리 셀(2)에 라이트한다. 이때, 라이트 패리티 생성기(5)는, 입력된 n비트의 데이터 WD에 근거하여 패리티 WP를 산출한다. 산출된 패리티 WP는 패리티 메모리 셀(3)에 입력된다.
한편, 데이터를 리드(read)할 시, 어드레스 디코더(4)가 리드 어드레스 i에 따라 n개의 데이터 메모리 셀(2) 및 그것에 대응하는 패리티 메모리 셀(3)을 선택한다. 그러면, 선택된 데이터 메모리 셀(2)로부터 n비트의 데이터 RD가 리드되고, 선택된 패리티 메모리 셀(3)로부터 패리티 RP가 리드되고, 이것들은 센스앰프 회로(60)에 의해 감지 증폭된다. 리드 패리티 생성기(7)는, 리드된 n비트의 데이터 RD에 근거하여 패리티 CP를 산출한다. 패리티 비교기(8)는 산출된 패리티 CP와 패리티 메모리 셀(3)로부터 리드된 패리티 RP를 비교하여, 패리티가 일치하지 않는 경우에 패리티 에러 신호 PE를 출력한다.
이와 같이 패리티 체크는 각 어드레스로부터 데이터 RD가 리드되고, 그 패리티 CP가 산출되는 것에 의해 수행되는데, SRAM(1)에서는 지정된 하나의 어드레스에서만 데이터 RD가 리드되기 때문에, 이것으로 충분하다.
한편, 모든 어드레스를 동시에 검색하고, 입력 데이터와 동일한 데이터가 저장된 어드레스 또는 그 데이터에 관련하여 연상되는 데이터를 읽어낼 수 있는 병렬 연상 메모리(이하, 병렬 CAM(Content Addressable Memory)이라고 한다.)가 있다. 병렬 CAM도 패리티 체크 기능을 가지는 것이 바람직하다. 특히, 병렬 CAM 본래의 기능인 데이터를 검색할 시에 패리티 체크를 수행하는 것이 바람직하다.
그러나, 데이터를 검색할 시 검색 대상의 모든 어드레스에 대해서 상기와 같은 방법으로 패리티 체크를 수행하면, 1 어드레스씩 데이터를 읽어내서 패리티를 산출할 필요가 있고, 패리티 체크에 시간이 너무 걸린다.
미국특허 제7010741호 명세서(특허 문헌 1) 및 미국특허 제7350137호 명세서(특허 문헌 2)에는 패리티 체크 기능을 가진 CAM이 개시되어 있는데, 패리티 체크는 데이터를 리드하여 수행되고, 데이터를 검색할 시에 수행되는 것은 아니다.
또한, 특허공개 소63(1988)-177242호 공보(특허 문헌 3)에는, 연상 메모리의 패리티 체크 방법이 개시되어 있다. 위에 공보의 2페이지 왼쪽 아래란 1~11행에는, 종래 기술에서는, 피검색 데이터용의 메모리 셀 어레이의 액세스, 패리티의 발생, 비교와 일련의 동작이 필요하고, 패리티 체크에 시간이 너무 걸린다고 하는 문제가 있었다. 본 발명의 목적은, 고속으로 데이터의 오류 검출을 수행하는 패리티 체크 방법을 제공하는 것이다 라고 기재되어 있다.
이 연상 메모리의 일 실시 예는, 상기 공보의 도 1에 나타낸 것처럼, 어드레스 레지스터(1), 피검색 데이터를 기억하는 피검색 데이터용 메모리 셀 어레이(2), 피검색 데이터를 증폭하는 센스 회로(3), 피검색 데이터의 패리티를 기억하는 패리티용 메모리 셀 어레이(2'), 패리티를 증폭하는 센스 회로(3'), 비교 회로(4), 패리티 생성 회로(5), 비교 회로(4') 및 신호 유효화 회로(6)를 포함한다. 어드레스 레지스터(1)로부터 출력되는 어드레스의 상위 비트 a는 검색 데이터이고, 하위 비트 b는 피검색 데이터용 메모리 셀 어레이(2) 중 하나를 선택하는 어드레스이다. 비교 회로(4)는 검색 데이터 a와 어드레스에 따라 리드되어 증폭된 피검색 데이터 d를 비교하고, 일치하면 히트 신호(g)를 출력한다. 패리티 발생 회로(5)는 검색 데이터 a의 패리티 f가 발생한다. 비교 회로(4')는 패리티 f와 어드레스에 따라 리드되어 증폭된 패리티(d')를 비교한다. 신호 유효화 회로(6)는, 히트 신호(g)에 응답하여 비교 회로(4')의 출력 h를 유효화하고, 패리티 체크 신호 i를 출력한다. 이 실시 예에 의하면, 피검색 데이터용의 메모리 셀의 패리티 체크에서, 검색 데이터로부터 발생한 패리티를 이용할 수 있기 때문에, 피검색 데이터로부터 패리티가 발생한 경우에 비교하여 고속 동작이 가능하다.
또한, 다른 실시 예는 상기 공보의 도 3에 나타낸 것처럼, 상기 한 실시 예의 센스 회로(3) 및 비교 회로(4)를 대신하여, 피검색 데이터용 메모리 셀 어레이(2) 내의 메모리 셀이 출력하는 저진폭 레벨의 신호인 데이터 라인(c)과 검색 데이터(a)의 일치를 검출하고, 히트 신호(g)로 하여 출력하는 일치 검출 회로(7)를 갖는다. 일치 검출 회로(7)를 이용함에 의해, 저진폭 레벨의 신호를 증폭하지 않고 일치 검출하기 위해, 히트 신호(g)를 고속으로 얻을 수 있다. 그러나, 이와 함께 어드레스에 따라 리드된 데이터와 패리티를 이용해서 패리티 체크를 수행하는 점에서는 변함이 없다.
또한 다른 실시 예는, 상기 공보의 도 8에 나타낸 것처럼, 상기 다른 실시 예의 센스 회로(3') 및 비교 회로(4')를 대신하여, 패리티용 메모리 셀 어레이(2') 내의 메모리 셀이 출력하는 저진폭 레벨의 신호인 데이터 라인(c') 및 검색 데이터(a)로부터 발생한 패리티 f의 일치를 검출하고, 출력 h를 출력하는 일치 검출 회로(7')를 포함한다. 일치 검출 회로(7')를 이용하는 것으로, 저진폭 레벨의 신호를 증폭하지 않고 일치 검출하기 위해서, 패리티 체크 신호 i를 고속으로 얻을 수 있다. 그러나, 이와 함께 어드레스에 따라 읽어낸 데이터와 패리티를 이용해서 패리티 체크를 수행하는 점에서는 변함이 없다.
이 연상 메모리는, 모든 어드레스를 동시에 검색하는 병렬 CAM이 아니라, 어드레스를 하나씩 검색하는 직렬 CAM이다. 즉, 어드레스 레지스터(1)로부터 주어진 어드레스에 따라 피검색 데이터용 메모리 셀 어레이(2) 중 하나의 어드레스가 선택되어, 그 어드레스로부터 피검색 데이터를 리드한다. 비교 회로(4) 또는 일치 검출 회로(7)는, 그 리드된 피검색 데이터와 어드레스 레지스터(1)로부터 주어진 피검색 데이터를 비교한다. 한편, 어드레스 레지스터(1)로부터 주어진 어드레스에 따라 패리티용 메모리 셀 어레이(2') 중 하나의 어드레스가 선택되어, 그 어드레스로부터 패리티를 리드한다. 비교 회로(4) 또는 일치 검출 회로(7)는 그 리드된 패리티와 패리티 발생 회로(5)에 의해 발생한 패리티를 비교한다. 이와 같이, 비교 회로(4, 4') 또는 일치 검출 회로(7, 7')는 메모리 셀 어레이(2, 2')의 밖에 설치되어 있기 때문에, 한번에 하나의 어드레스의 데이터 및 패리티만 체크할 수 있다. 또, 상기 공보의 제2도 c 및 c'에 나타낸 것처럼, 패리티를 비교하기 전에, 메모리 셀로부터 데이터를 리드해야 한다.
또한, 특허 공개 평9-22595호 공보(특허 문헌 4)에는, 연상 기억 장치가 개시되어 있다. 상기 공보의 2페이지 오른쪽란 24~28행에는, 연상 기억 장치는, 검색 대상의 처리 데이터를 관리하는 데이터 메모리와, 처리 데이터와 1대 1에 대응되는 디렉토리 데이터를 관리하는 디렉토리 메모리를 갖추고, 검색 데이터가 주어졌을 때에, 그 디렉토리 메모리가 관리하는 디렉토리 데이터 중에서, 검색 데이터와 일치하는 디렉토리 데이터를 검색해서, 그것이 가리키는 처리 데이터를 데이터 메모리로부터 리드하는 구성을 채택하고 있다. 이와 같이 구성된 연상 기억 장치에서는, 처리 데이터가 가진 패리티 비트를 처리 데이터와 대응을 하면서 데이터 메모리에 저장하는 구성을 채택하고, 검색 데이터를 가리키는 처리 데이터를 리드할 때에, 그것과 짝을 이루는 패리티 비트에 대해서도 리드하고, 그 리드된 처리 데이터가 가진 패리티 비트를 산출해서, 그 산출한 패리티 비트와 그 리드된 패리티 비트가 일치하는지를 판정하는 것으로, 리드된 처리 데이터가 파괴되었는지 파괴되지 않았는지를 검출하는 구성을 채택했었다. 하지만, 종래 기술에서는, 데이터 메모리에 저장된 처리 데이터에 대해서는, 파괴되었는지 파괴되지 않았는지를 검출할 수 있지만, 디렉토리 메모리가 관리하는 디렉토리 데이터에 대해서는, 그것이 파괴되어 있어도 검출할 수 없다. 이로부터 종래 기술에 따르면, 디렉토리 데이터가 파괴되는 것으로, 본래 히트할 일이 없는 디렉토리 데이터가 검색되어, 이것 때문에, 데이터 메모리로부터 잘못된 처리 데이터가 출력되어 버리는 결과가 발생하는 문제점이 있었다. 본 발명은 이러한 예를 근거로 만들어진 것이며, 검색 데이터에 히트한 처리 데이터가 파괴되었는지 파괴되지 않았는지를 확실하게 검출할 수 있도록 하는 새로운 연상 기억 장치의 제공을 목적으로 한다고 기재되어 있다.
이 연상 기억 장치의 한 실시 예는, 상기 공보의 도 3에 나타낸 것처럼, 처리 데이터를 저장하는 데이터 메모리(20), 처리 데이터와 1대 1로 대응되는 디렉토리 데이터를 저장하는 것과 함께, 검색 데이터와 일치하는 디렉토리 데이터에 대해서 히트 신호를 출력하는 디렉토리 메모리(21), 데이터 메모리(20)와 동일한 메모리 상에 전개되어, 처리 데이터와의 대응을 취하면서 디렉토리 데이터를 가진 패리티를 저장하는 패리티 메모리(22), 검색 데이터를 가진 패리티 비트를 생성하는 패리티 생성 회로(24), 패리티 생성 회로(24)를 생성하는 패리티 비트와 패리티 메모리(22)를 출력하는 패리티 비트가 일치하는지를 체크하는 패리티 체크 회로(25)를 포함한다.
하지만, 상기 공보에는, 검색 데이터와 디렉터리 데이터를 비교하여, 데이터가 일치하는 경우에 히트 신호를 생성하는 회로의 상세는 모두 기재되어 있지 않다. 또, 복수의 매치가 발생한 경우에 조정하는 수단도 기술되어 있지 않다. 이 연상 기억 장치도 상기 특허공개 소63(1988)-177242호 공보에 기재의 연상 메모리와 같이, 기재된 구성으로부터 보면, 한번에 하나의 어드레스의 데이터 및 패리티만 체크할 수 있다.
본 발명의 목적은, 입력된 데이터의 패리티와 기억된 데이터의 패리티를 고속으로 체크할 수 있는 병렬 연상 메모리를 제공하는 것이다. 특히, 본 발명에 따른 병렬 연상 메모리는, 데이터를 검색할 시, 검색 속도를 희생시키지 않고서도 복수의 유효한 검색 대상 데이터에 대해 동시에 패리티 체크를 수행하는 것을 가능하게 한다.
본 발명에 의한 병렬 연상 메모리는 모든 어드레스를 동시에 검색하고, 입력된 데이터와 같은 데이터를 기억하고 있는지를 판정하는 병렬 연상 메모리이며, 라이트 및 검색할 시 입력되는 n비트의 데이터의 패리티를 생성하는 패리티 생성 수단과, 복수의 어드레스에 대응하는 복수의 메모리 로케이션을 갖춘다. 메모리 로케이션 각각은, 라이트할 시 입력되는 n비트의 데이터를 저장하고, 또, 검색할 시에 입력되는 n비트의 데이터와 그 저장된 n비트의 데이터를 비교하는 n개의 CAM 메모리 셀, 패리티 생성 수단에 의해 라이트할 시에 생성되는 패리티를 저장하는 패리티 메모리 셀, 패리티 생성 수단에 의해 검색할 시에 생성되는 패리티와 패리티 메모리 셀에 저장되는 패리티가 일치하는지를 판정하는 패리티 체크 수단을 포함한다.
본 발명에 의하면, 패리티 생성 수단에 의해 검색할 시에 생성되는 패리티와 패리티 메모리 셀에 저장된 패리티가 비교되기 때문에, 고속으로 패리티 체크를 실행할 수 있다. 나아가, 모든 어드레스에 대응하는 모든 메모리 로케이션에 대해서 데이터 및 패리티가 동시에 체크되기 때문에, 보다 고속으로 패리티 체크를 실행할 수 있다.
바람직하게는, 패리티 체크 수단은 패리티가 일치하는 경우에 패리티 일치 신호를 활성화(activate)한다. 또한, 메모리 로케이션의 각각은 검색할 시에 입력되는 n비트의 데이터와 CAM 메모리 셀에 저장되는 n비트의 데이터가 일치하는 경우에 워드 데이터 일치 신호를 활성화하는 워드 매치 검출 회로와, 워드 매치 검출 회로에 의해 활성화되는 워드 데이터 일치 신호에 응답하여 패리티 체크 수단으로부터 출력되는 패리티 일치 신호를 유효화하는 패리티 유효화 수단을 포함한다.
이 경우, 패리티 체크 수단으로부터 출력되는 패리티 일치 신호는, 입력되는 데이터와 CAM 메모리 셀에 저장된 데이터가 일치하는 경우에만 유효화되기 때문에, 원래 데이터가 일치하지 않는 메모리 로케이션으로부터 무의미한 패리티 일치 신호가 출력되는 일은 없다.
바람직하게는, 또한 병렬 연상 메모리는 패리티 유효화 수단에 의해 유효화되고, 복수의 메모리 로케이션으로부터 출력되는 복수의 패리티 일치 신호 중 적어도 하나가 불활성(inactive)인 경우에 패리티 에러 신호를 활성화하는 패리티 에러 검출 수단을 갖춘다.
이 경우, 유효화된 복수의 패리티 일치 신호 중 적어도 하나가 불활성인 경우에 패리티 에러 신호가 활성화되기 때문에, 유효한 데이터가 저장된 메모리 로케이션 중 어느 것에 패리티 에러가 존재하는 경우, 병렬 연상 메모리는 잘못된 데이터를 기억했다고 판정할 수 있다.
도 1은 본 발명의 제 1의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 2는 도 1의 CAM 메모리 셀 및 워드 매치 검출 회로의 구성을 나타낸 기능 블록도이다.
도 3은 도 1의 CAM 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 4는 도 1의 패리티 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 5는 도 4에 나타낸 패리티 메모리 셀 및 그 주변 회로의 다른 예를 나타낸 회로도이다.
도 6은 본 발명의 제 2의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 7은 도 6의 CAM 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 8은 본 발명의 제 3의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 9는 본 발명의 제 4의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 10은 도 9에 나타낸 패리티 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 11은 본 발명의 제 5의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 12는 도 11에 나타낸 패리티 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 13은 종래의 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 2는 도 1의 CAM 메모리 셀 및 워드 매치 검출 회로의 구성을 나타낸 기능 블록도이다.
도 3은 도 1의 CAM 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 4는 도 1의 패리티 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 5는 도 4에 나타낸 패리티 메모리 셀 및 그 주변 회로의 다른 예를 나타낸 회로도이다.
도 6은 본 발명의 제 2의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 7은 도 6의 CAM 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 8은 본 발명의 제 3의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 9는 본 발명의 제 4의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 10은 도 9에 나타낸 패리티 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 11은 본 발명의 제 5의 실시 형태에 의한 병렬 CAM의 구성을 나타낸 기능 블록도이다.
도 12는 도 11에 나타낸 패리티 메모리 셀 및 그 주변 회로의 구성을 나타낸 회로도이다.
도 13은 종래의 병렬 CAM의 구성을 나타낸 기능 블록도이다.
이하 도면을 참조하여 본 발명의 실시 형태를 자세하게 설명하고자 한다. 도면 중 동일 또는 상당 부분에 있어서 동일 부호에 대해서 그 설명은 반복하지 않는다.
[제 1의 실시 형태]
도 1을 참조하면, 본 발명의 제 1의 실시 형태에 의한 병렬 CAM(10)은, 모든 어드레스를 동시에 검색하고, 입력된 데이터와 동일한 데이터를 기억하고 있는지를 판정하는 것이며, 라이트 검색 패리티 생성기(12), 복수의 어드레스에 대응하는 복수의 메모리 로케이션(14), 및 NAND 회로(부논리)(16)를 갖춘다. 도 1에서는, 하나의 메모리 로케이션(14)이 대표적으로 도시되어 있다.
라이트 검색 패리티 생성기(12)는, 라이트 및 검색을 할 시에 입력되는 n비트의 데이터 WD, SD의 패리티 WP, SP를 생성한다. 메모리 로케이션(14)의 각각은, n(자연수)개의 CAM 메모리 셀(17), 1개의 패리티 메모리 셀(3), 어드레스 디코더(4), 래치 회로(18), 배타적 OR 회로(20), 및 NAND 회로(22)를 포함한다.
도 2을 참조하면, CAM 메모리 셀(17)의 각각은, 메모리 셀 코어(9)와 데이터 비교기(42)를 포함한다. 또한, n개의 CAM 메모리 셀(17)은, 라이트할 시에 입력되는 n비트의 라이트 데이터 WD를 저장하는 기능과, 검색할 시에 입력된 n비트의 검색 데이터 SD와 그 저장되는 n비트의 라이트 데이터 WD를 비교하는 기능을 가진다. 각 메모리 셀 코어(9)는, 라이트 데이터 WD 중 대응하는 1비트를 저장한다. 각 데이터 비교기(42)는, 검색 데이터 SD 중 대응하는 1비트와, 대응하는 메모리 셀 코어(9)에 저장되는 라이트 데이터 WD의 1비트를 비교한다.
또한 메모리 로케이션(14) 각각은 검색할 시에 입력되는 n비트의 검색 데이터 SD와 CAM 메모리 셀(17)에 저장되는 n비트의 데이터가 일치하는 경우에 워드 데이터 일치 신호 DM을 하이 레벨(전원 전위, VDD)로 활성화하는 워드 매치 검출 회로를 포함한다. 구체적으로는, 워드 매치 검출 회로(11)는, 검색용 매치 라인 ML, 매치 라인 프리챠지 회로(13), 및 센스 회로(15)를 포함한다. 매치 라인 프리챠지 회로(13)는, 검색용 매치 라인 ML을 하이 레벨로 프리챠지시킨다. 각 데이터 비교기(42)는 검색 데이터 SD 중 대응하는 1 비트와 대응하는 메모리 셀 코어(9)에 저장되는 데이터의 1비트가 일치하지 않는 경우, 검색용 매치 라인 ML을 로우 레벨(접지 전위, GND)이 될 때까지 방전한다. 센스 회로(15)는, 검색용 매치 라인 ML의 전위를 감지 증폭한다.
다시 도 1을 참조하면, 패리티 메모리 셀(3)은, 입력 검색 패리티 생성기(12)에 의해 검색할 시에 생성되는 패리티 WP를 저장한다.
래치 회로(18)는, 블록 신호 CLK에 응답해서 워드 데이터 일치 신호 DM을 래치한다. 배타적 OR 회로(20)는, 라이트 검색 패리티 생성기(12)에 의해 검색할 시에 생성되는 패리티 SP와 패리티 메모리 셀(3)에 저장된 패리티 RP(=WP)가 일치하는지를 판정하고, 일치하는 경우에 부논리의 패리티 일치 신호 /PM을 활성화한다. NAND 회로(22)는, 래치 회로(18)에 의해 래치된 워드 데이터 일치 신호 DML에 응답하여 배타적 OR 회로(20)로부터 출력되는 패리티 일치 신호 /PM을 유효화한다. 래치된 워드 데이터 일치 신호 DML이 하이 레벨로 활성화되어, 데이터의 일치를 나타낸 경우에, 패리티 일치 신호 /PM이 로 레벨(접지 전위 GND)로 활성화되어, 패리티의 일치를 나타낼 때, 유효 패리티 일치 신호 PMV는 하이 레벨로 활성화되고, 데이터도 패리티도 일치한다는 것을 나타낸다. 한편, 래치된 워드 데이터 일치 신호 DML이 하이 레벨로 활성화되어, 데이터의 일치를 나타낸 경우에, 패리티 일치 신호 /PM이 하이 레벨로 불활성화되어, 패리티의 불일치를 나타낼 때, 유효 패리티 일치 신호 PMV는 로우 레벨로 불활성화되고, 데이터는 일치하지만, 패리티가 일치하지 않다는 것을 나타낸다.
NAND 회로(16)는, 복수의 메모리 로케이션(14)로부터 출력되는 복수의 유효 패리티 일치 신호 PMV 중 적어도 하나가 로우 레벨(불활성)인 경우에 패리티 에러 신호 PE를 활성화한다.
도 3을 참조하면, CAM(10)은 또한 리드 라이트 검색 겸용 비트 라인 BLTRWS 및 BLCRWS와, 워드 라인 WL을 갖춘다. 비트 라인 BLTRWS 및 BLCRWS는 n개의 CAM 메모리 셀(17)에 대응하여 n쌍 설치되지만, 도 3에서는 1쌍만이 대표적으로 나타내어져 있다. 워드 라인 WL은 복수의 메모리 로케이션에 대응하여 복수 설치되어 있는데, 도 3에서는 1개만이 대표적으로 나타내어져 있다. 검출용 매치 라인 ML도 복수의 메모리 로케이션에 대응하여 복수 설치되어있지만, 도 3에서는 1개만이 대표적으로 나타내어져 있다.
비트 라인 BLTRWS 및 BLCRWS는, 데이터 리드 및 라이트 시에 하이 레벨로 프리챠지되고, 데이터를 검색할 시에 로우 레벨로 프리챠지된다. 워드 라인 WL은, 데이터 리드 및 라이트 시에 하이 레벨로 구동된다. 검색용 매치 라인 ML은 데이터를 검색할 시에 하이 레벨로 프리챠지된다.
외부로부터 주어진 n비트의 데이터 SD와 CAM 메모리 셀(17)에 기억된 n비트의 데이터가 모두 일치하면, 검색용 매치 라인 ML은 방전되지 않고, 하이 레벨을 유지한다. 한편, 외부로부터 주어진 n비트의 데이터와 CAM 메모리 셀(17)에 기억된 n비트의 데이터가 1비트라도 일치하지 않으면, 검색용 매치 라인 ML은 방전되고, 로우 레벨이 된다. 검색용 매치 라인 ML의 전위는 도 2에 나타낸 워드 매치 검출 회로(11) 내의 센스 회로(15)에 의해 감지 증폭되어, 데이터가 일치할 때 워드 데이터 일치 신호 DM이 하이 레벨이 되고, 데이터가 일치하지 않았을 때 워드 데이터 일치 신호 DM이 로우 레벨이 된다.
메모리 셀 코어(9)는 1 비트의 데이터를 유지하는 래치 회로(24)와 n 채널 MOS 트랜지스터로부터 발생하는 액세스 트랜지스터 TNAO 및 TNA(1)을 포함한다. 래치 회로(24)는 크로스 커플된 CMOS(Complimentary Metal Oxide Semiconductor) 인버터(26) 및 (28)를 포함한다. CMOS 인버터(26)의 입력 노드(30)는 기억 노드 SNC에 접속되어, 출력 노드(32)는 기억 노드 SNT에 접속된다. CMOS 인버터(28)의 입력 노드(34)는 기억 노드 SNT에 접속되어, 출력 노드(36)는 기억 노드 SNC에 접속된다.
CMOS 인버터(26)는 p채널 MOS 트랜지스터로부터 발생하는 부하 트랜지스터 TPO와 n 채널 MOS 트랜지스터로부터 발생하는 구동 트랜지스터 TNO를 포함한다. 부하 트랜지스터 TPO의 게이트는 입력 노드(30)에 접속되고, 소스는 전원(38)에 접속되며, 드레인은 출력 노드(32)에 접속된다. 구동 트랜지스터 TNO의 게이트는 입력 노드(30)에 접속되고, 소스는 접지(40)에 접속되며, 드레인은 출력 노드(32)에 접속된다.
CMOS 인버터(28)는 p채널 MOS 트랜지스터로부터 발생하는 부하 트랜지스터 TP(1)와 n채널 MOS 트랜지스터로부터 발생하는 구동 트랜지스터 TN(1)를 포함한다. 부하 트랜지스터 TP(1)의 게이트는 입력 노드(34)에 접속되고, 소스는 전원(38)에 접속되고, 드레인은 출력 노드(36)에 접속된다. 구동 트랜지스터 TN(1)의 게이트는 출력 노드(36)에 접속되고, 소스는 접지(40)에 접속되고, 드레인은 출력 노드(36)에 접속된다.
액세스 트랜지스터 TNAO의 게이트는 워드 라인 WL에 접속되고, 한편 소스/ 드레인은 비트 라인 BLTRWS에 접속되고, 다른 소스/ 드레인은 기억 노드 SNT에 접속된다. 액세스 트랜지스터 TNA(1)의 게이트는 워드 라인 WL에 접속되고, 한편 소스/ 드레인은 비트 라인 BLCRWS에 접속되고, 다른 소스/ 드레인은 기억 노드 SNC에 접속된다.
데이터 비교기(42)는 비트 라인 BLTRWS, BLCRWS 경유에서 주어진 입력 데이터와 래치 회로(24)에 기억된 데이터를 비교한다. 구체적으로는, 데이터 비교기(42)는 n채널 MOS 트랜지스터로부터 발생하는 비교 트랜지스터 TNC(0) 및 TNC(1)와 n채널 MOS 트랜지스터로부터 발생하는 매치 트랜지스터 TNM을 포함한다. 비교 트랜지스터 TNC(0)의 게이트는 기억 노드 SNC에 접속되고, 한편 소스/ 드레인은 비트 라인 BLTRWS에 접속되고, 다른 소스/ 드레인은 공통 매치 노드 MN에 접속된다. 비교 트랜지스터 TNC(1)의 게이트는 기억 노드 SNT에 접속되고, 한편 소스/ 드레인은 비트 라인 BLCRWS에 접속되고, 다른 소스/ 드레인은 공통 매치 노드 MN에 접속된다. 매치 트랜지스터 TNM의 게이트는 공통 매치 노드 MN에 접속되고, 소스는 접지(40)에 접속되고, 드레인은 검색용 매치 라인 ML에 접속된다.
도 4를 참조하면, 패리티 메모리 셀(3)은 CAM 메모리 셀(17)과 같은 메모리 셀 코어(9)를 가진다. 단, 패리티 메모리 셀(3)은 CAM 메모리 셀(17)에 포함되는 데이터 비교기(42)를 가지고 있지 않는다. 또, 패리티 RP로서는 기억 노드 SNT의 전위가 그대로 읽혀진다. 또, 비트 라인 BLTRW 및 BLCRW는 리드 및 라이트 겸용으로, 데이터 리드 및 라이트 시에 하이 레벨로 프리챠지되지만, 데이터를 검색할 시에는 특별히 변화는 없다. 비트 라인은 이 리드 및 라이트 겸용 비트 라인 BLTRW, BLCRW와 상기 리드 라이트 검색 겸용 비트 라인 BLTRWS, BLCRWS를 합하여 전체로서 (n+1)쌍 설치된다.
또한, 도 4에서는 패리티 RP가 기억 노드 SNT로부터 읽혀지지만, 도 5에 나타낸 것처럼 다른 기억 노드 SNC로부터 읽혀져도 된다. 이 경우, 논리 레벨을 정합시키기 위해서, CMOS 인버터(43)가 투입된다.
이하, 이 CAM(10)의 동작을 설명한다.
라이트 및 리드 동작은 종래와 거의 같다. 개설하면, 라이트 동작에서, 입력된 n비트의 데이터 WD는 n개의 CAM 메모리 셀(17)에 라이트된다. 이것과 동시에, 라이트 검색 패리티 생성기(12)에 의해 n비트의 데이터WD에 근거하여 패리티 WP가 산출된다. 산출된 패리티 WP는 패리티 메모리 셀(3)에 입력된다. 한편, 리드 동작에서는, n개의 CAM 메모리 셀(17)로부터 n비트의 데이터가 리드된다. 리드 시에, 배경 기술 부분에 기술한 방법으로 종래와 같은 패리티 체크를 수행해도 된다.
검색 동작은 종래와 다르기 때문에, 이하에서 상술한다. CAM 메모리 셀(17)에 기억된 데이터를 검색하기 위해서는, 우선, 검색용 매치 라인 ML이 하이 레벨로 프리챠지되고, 비트 라인 BLTRWS, BLCRWS가 로우 레벨로 프리챠지된다. 이 때, 하이 레벨의 기억 노드 SNT 또는 SNC에 응답하여 비교 트랜지스터 TNC(0) 또는 TNC(1)가 온이 되기 때문에, 공통 매치 노드 MN은 오프이다. 이 상태에서, 검색되어야 하는 데이터 SD가 비트 라인 BLTRWS, BLCRWS에 부여되면, 검색되어야만 하는 데이터 SD와 기억된 데이터가 일치하는 CAM 메모리 셀(17)에서는 공통 매치 노드 MN은 로우 레벨인 상태이지만, 일치하지 않는 CAM 메모리 셀(17)에서는 공통 매치 노드 MN은 하이 레벨로 향해 상승한다. 따라서, 데이터 불일치의 CAM 메모리 셀(17)에서는 매치 트랜지스터 TNM이 온이 되고, 검색용 매치 라인 ML이 로우 레벨이 되고, 데이터 불일치를 나타낸다. 즉, 검색할 때에 입력되는 n비트의 데이터가 일치하면, 워드 데이터 일치 신호 DM은 하이 레벨로 활성화된다. 한편, 이것들의 데이터가 1 비트라도 일치하지 않으면, 워드 데이터 일치 신호 DM은 로우 레벨로 불활성화된다. 워드 데이터 일치 신호 DM은 래치 회로(18)에 래치된다.
이것과 동시에, 라이트 검색 패리티 생성기(12)에 의해 n비트의 검색 데이터 SD에 근거하여 패리티 SP가 산출된다. 또, 패리티 메모리 셀(3)로부터 패리티 RP가 리드된다. 산출된 패리티 SP와 리드된 패리티 RP가 배타적 OR 회로(20)에 의해 비교되어, 패리티 SP 및 RP가 일치하면, 패리티 일치 신호 /PM은 로우 레벨이 되고, 패리티 SP 및 RP가 일치하지 않으면, 패리티 일치 신호 /PM은 하이 레벨로 된다. 데이터가 일치하지 않는 메모리 로케이션(14)에서는 패리티 일치 신호 /PM은 무의미하기 때문에, 래치 회로(18)에 래치된 워드 데이터 일치 신호 DML이 하이 레벨이면, 패리티 일치 신호 PM은 NAND 회로(22)에 의해 유효화된다. 패리티 SP, RP가 일치하는 경우, 유효 패리티 일치 신호 PMV는 하이 레벨로 되고, 패리티 SP, RP가 일치하지 않는 경우, 유효 패리티 일치 신호 PMV는 로우 레벨로 된다.
n비트의 검색 데이터 SD는 모든 메모리 로케이션(14)에 동시에 부여되고, 상기 동작은 모든 메모리 로케이션(14)에서 동시에 수행된다. 입력된 n비트의 검색 데이터 SD와 기억된 n비트의 데이터가 일치하는 메모리 로케이션(14)에서는, 워드 데이터 일치 신호 DM이 하이 레벨로 된다. 따라서, 이 메모리 로케이션(14)로부터 의미가 있는 유효 패리티 일치 신호 PMV가 출력된다. 복수의 메모리 로케이션(14)으로부터 출력된 복수의 유효 패리티 일치 신호 PMV 중 적어도 하나가 패리티의 불일치를 나타내는 로우 레벨이라면, 패리티 에러 신호 PE는 하이 레벨로 된다.
이상과 같이 제 1의 실시의 형태에 의하면, 데이터를 검색할 시에, CAM 메모리 셀(17)로부터 데이터가 리드되어, 그 데이터에 근거하여 패리티가 계산되고, 그 패리티와 패리티 메모리 셀(3)에 기억된 패리티 RP가 비교되는 것이 아니라, 라이트 검색 패리티 생성기(12)에 의해 계산된 패리티 SP와, 패리티 메모리 셀(3)에 기억된 패리티 RP가 비교되기 때문에, 고속으로 패리티 체크를 실행할 수 있다. 더욱이, 모든 어드레스에 대응하는 모든 메모리 로케이션(14)에서 데이터 및 패리티가 동시에 체크되기 때문에, 보다 고속으로 패리티 체크를 실행할 수 있다.
또한, 배타적 OR 회로(20)로부터 출력되는 패리티 일치 신호 /PM는 외부로부터 입력된 검색 데이터 SD와 CAM 메모리 셀(17)에 기억된 데이터가 일치하는 경우에만 유효화되기 때문에, 원래부터 데이터가 일치하지 않는 메모리 로케이션(14)으로부터 무의미한 패리티 일치 신호 /PM이 출력되는 일은 없다.
또한, 복수의 유효 패리티 일치 신호 PMV 중 하나라도 로우 레벨이면 패리티 에러 신호 PE가 하이 레벨로 되기 때문에, 유효 데이터가 저장된 메모리 로케이션(14)의 어느 것에 패리티 에러가 존재할 경우, 병렬 CAM(10)은 잘못된 데이터를 기억하고 있다고 판정할 수 있다.
[제 2의 실시 형태]
상기 제 1의 실시 형태에서는 라이트 포트와 검색 포트가 병합되지만, 이 제 2의 실시 형태에서는 라이트 포트와 검색 포트가 독립하여 병존한다. 구체적으로는 도 6에 나타낸 것처럼, 라이트 패리티 생성기(44)와 검색 패리티 생성기(46)가 따로 따로 설치된다. 라이트 패리티 생성기(44)는 입력된 n비트의 라이트 데이터 WD의 패리티 WP를 생성한다. 검색 패리티 생성기(46)는 입력된 n비트의 검색 데이터 SD의 패리티 SP를 생성한다. 라이트 시에는, 라이트 데이터 WD가 CAM 메모리 셀(17)에 라이트되는 것과 함께, 라이트 데이터 WD에 근거하여 패리티 WP가 계산되어, 패리티 메모리 셀(3)에 라이트된다. 검색할 시에는, 모든 어드레스에 대응하는 메모리 로케이션(14)가 동시에 검색되고, 검색 데이터 SD와 일치하는 데이터가 CAM 메모리 셀(17)에 기억되었는지를 판정하는 것과 함께, 검색 데이터 SD에 근거하여 패리티 SP가 계산되어, 패리티 메모리 셀(3)에 기억된 패리티 RP와 일치하는지를 판정한다.
또한, 비트 라인은 리드 및 라이트 겸용과 검색 전용으로 분리된다. 구체적으로는 도 7에 나타낸 것처럼, 리드 라이트 겸용 비트 라인 BLTRW 및 BLCRW와, 검색 전용 비트 라인 BLTS 및 BLCS가 따로 따로 설치된다. 입력된 데이터 WD는 리드 라이트 겸용 비트 라인 BLTRW, BLCRW 경유에서 CAM 메모리 셀에 라이트되고, CAM 메모리 셀(17)로부터 리드된 데이터는 리드 라이트 겸용 비트 라인 BLTRW, BLCRW 경유에서 출력된다. 입력된 검색 데이터 SD는 검색 전용 비트 라인 BLTS, BLCS에 부여된다.
이 제 2의 실시 형태에 의하면, 라이트 포트와 검색 포트가 따로따로 되어 있기 때문에, 데이터의 라이트와 검색을 동시에 수행할 수 있다.
[제 3의 실시 형태]
상기 제 1의 실시 형태에서는 래치 회로(18)가 설치되어 있지만, 이 제 3의 실시 형태에서는 래치 회로는 생략된다. 구체적으로는 도 8에 나타낸 것처럼, 워드 데이터 일치 신호 DM은 NAND 회로(22)에 직접 부여된다.
[제 4의 실시 형태]
상기 제 1의 실시 형태에서는 배타적 OR 회로(20)가 설치되어 있지만, 이 제 4의 실시 형태에서는 배타적 OR 회로(20) 대신에 각 패리티 메모리 셀(3)에 이것과 동등한 기능이 갖추어진다. 구체적으로는 도 9 및 도 10에 나타낸 것처럼, 검색 데이터 SD의 패리티 SP가 패리티 메모리 셀(3)에 대응하는 비트라인 BLTRWS, BLCRWS에 부여되고, 또한, 패리티 메모리 셀(3) 내에 패리티 비교기(48)가 설치된다. 패리티 비교기(48)는 n채널 MOS 트랜지스터로부터 발생하는 비교 트랜지스터 TNC(0) 및 TN(1)과 p채널 MOS 트랜지스터 TPC 및 n채널 MOS 트랜지스터 TNC로부터 발생하는 CMOS 인버터(50)를 포함하고, 비트 라인 BLTRWS, BLCRWS 경유에서 부여된 패리티 SP와 패리티 메모리 셀(3)에 기억된 패리티가 일치하는지를 판정하고, 일치하는 경우에 패리티 일치 신호 /PM을 로우 레벨로 활성화하고, 일치하지 않는 경우에 패리티 일치 신호 /PM을 하이 레벨로 불활성화한다. 이 패리티 일치 신호 /PM이 NAND 회로(22)에 부여된다.
또한, 이 제 4의 실시 형태에서도 도 8에 나타낸 제 3의 실시 형태와 같이 래치 회로(18)가 생략되어도 된다.
[제 5의 실시 형태]
도 6 및 도 7에 나타낸 제 2의 실시 형태와 도 9 및 도 10에 나타낸 제 4의 실시 형태를 조합하여도 된다. 구체적으로는 제 5의 실시 형태에서는, 도 11 및 도 12에 나타낸 것처럼, 검색 패리티 생성기(46)에 의해 생성된 패리티 SP가 패리티 메모리 셀(3)에 대응하는 비트 라인 BLTS, BLCS에 부여되고, 또 패리티 메모리 셀(3) 내에 패리티 비교기(48)가 설치된다.
또한, 이 제 5의 실시 형태에서도 도 8에 나타낸 제 3의 실시 형태와 같이 래치 회로(18)가 생략되어도 된다.
그 외에, 논리 회로의 하이 레벨 또는 로우 레벨은 반대로 될 수도 있고, 그것에 따라 논리 회로를 적절하게 변경하여, 전체로서 동일한 논리를 실현해도 된다.
이상, 본 발명의 실시 형태를 설명하였는데, 상술한 실시 형태는 본 발명을 실시하기 위한 예시에 지나지 않는다. 따라서, 본 발명은 상술한 실시 형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위 내에서 상술한 실시 형태를 적절하게 변형하여 실시하는 것이 가능하다.
3 : 패리티 메모리 셀
10 : 병렬 CAM
12 : 라이트 검색 패리티 생성기
14 : 메모리 로케이션
16 : NAND 회로
17 : CAM 메모리 셀
20 : 배타적 OR 회로
22 : NAND 회로
24 : 패리티 생성 회로
42 : 데이터 비교기
44 : 라이트 패리티 생성기
46 : 검색 패리티 생성기
48 : 패리티 비교기
10 : 병렬 CAM
12 : 라이트 검색 패리티 생성기
14 : 메모리 로케이션
16 : NAND 회로
17 : CAM 메모리 셀
20 : 배타적 OR 회로
22 : NAND 회로
24 : 패리티 생성 회로
42 : 데이터 비교기
44 : 라이트 패리티 생성기
46 : 검색 패리티 생성기
48 : 패리티 비교기
Claims (4)
- 모든 어드레스를 동시에 검색하고, 입력된 데이터와 동일한 데이터를 기억하고 있는지 아닌지를 판정하는 병렬 연상 메모리로서,
라이트(write) 및 검색 시에 입력되는 n비트의 데이터의 패리티를 생성하는 패리티 생성 수단과,
복수의 어드레스에 대응하는 복수의 메모리 로케이션을 가지되,
상기 메모리 로케이션 각각은,
라이트 시에 입력되는 n비트의 데이터를 저장하고, 검색 시에 입력되는 n비트의 데이터와 그 저장되는 n비트의 데이터를 비교하는 n개의 CAM 메모리 셀과,
상기 패리티 생성 수단에 의한 라이트 시에 생성되는 패리티를 저장하는 패리티 메모리 셀과,
상기 패리티 생성 수단에 의한 검색 시에 생성되는 패리티와 상기 패리티 메모리 셀에 저장되는 패리티가 일치하는지 아닌지를 판단하고, 상기 패리티가 일치하는 경우에 패리티 일치 신호를 활성화하는 패리티 체크 수단과,
검색 시에 입력되는 n비트의 데이터와 상기 CAM 메모리 셀에 저장되는 n비트의 데이터가 일치하는 경우에 워드 데이터 일치 신호를 활성화하는 워드 매치 검출 회로와,
상기 워드 매치 검출 회로에 의해 활성화된 워드 데이터 일치 신호에 응답하여 상기 패리티 체크 수단으로부터 출력되는 패리티 일치 신호를 유효화하는 패리티 유효화 수단을 포함하는,
병렬 연상 메모리. - 제1항에 있어서, 상기 병렬 연상 메모리는,
상기 패리티 유효화 수단에 의해 유효화되고, 상기 복수의 메모리 로케이션으로부터 출력되는 복수의 패리티 일치 신호 중 적어도 하나가 불활성인 경운에 패리티 에러 신호를 활성화하는 패리티 에러 검출 수단을 더 갖는,
병렬 연상 메모리. - 제2항에 있어서,
상기 패리티 생성 수단은,
라이트 시에 입력되는 n비트의 데이터의 패리티를 생성하는 라이트 패리티 생성기와,
검색 시에 입력되는 n비트의 데이터의 패리티를 생성하는 검색 패리티 생성기를 포함하는,
병렬 연상 메모리. - 삭제
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Families Citing this family (6)
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|---|---|---|---|---|
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| US11436071B2 (en) * | 2019-08-28 | 2022-09-06 | Micron Technology, Inc. | Error control for content-addressable memory |
| US11314588B2 (en) * | 2019-11-11 | 2022-04-26 | Winbond Electronics Corp. | Memory device and multi physical cells error correction method thereof |
| US11422888B2 (en) * | 2020-10-14 | 2022-08-23 | Western Digital Technologies, Inc. | Data integrity check for writing data in memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4740971A (en) | 1986-02-28 | 1988-04-26 | Advanced Micro Devices, Inc. | Tag buffer with testing capability |
| JPH0922595A (ja) * | 1995-07-05 | 1997-01-21 | Fujitsu Ltd | 連想記憶装置 |
| US7237156B1 (en) | 2001-08-03 | 2007-06-26 | Netlogic Microsystems, Inc. | Content addressable memory with error detection |
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3316542A (en) * | 1963-04-23 | 1967-04-25 | Sperry Rand Corp | Double signal to noise ratio in a search memory |
| SU555438A1 (ru) * | 1975-09-01 | 1977-04-25 | Предприятие П/Я Х-5263 | Ассоциативное запоминающее устройство |
| JPS63177242A (ja) | 1987-01-19 | 1988-07-21 | Hitachi Ltd | 連想メモリのパリテイチエツク方法 |
| JP3686480B2 (ja) * | 1996-07-11 | 2005-08-24 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6067656A (en) * | 1997-12-05 | 2000-05-23 | Intel Corporation | Method and apparatus for detecting soft errors in content addressable memory arrays |
| JP2002279785A (ja) * | 2001-03-21 | 2002-09-27 | Nec Corp | Ｃａｍ検索システム及びそれに用いるｃａｍ検索方法並びにそのプログラム |
| RU2212715C2 (ru) * | 2001-11-13 | 2003-09-20 | Федеральное государственное унитарное предприятие "Государственный научно-исследовательский институт авиационных систем" | Ассоциативное запоминающее устройство |
| JP2004013504A (ja) * | 2002-06-06 | 2004-01-15 | Univ Hiroshima | パターン認識システム、このシステムに用いられる連想メモリ装置及びパターン認識処理方法 |
| US7010741B2 (en) | 2002-10-29 | 2006-03-07 | Mosaid Technologies | Method and circuit for error correction in CAM cells |
| US7237172B2 (en) * | 2002-12-24 | 2007-06-26 | Micron Technology, Inc. | Error detection and correction in a CAM |
| JP4159896B2 (ja) * | 2003-02-17 | 2008-10-01 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ |
| US7243290B2 (en) * | 2003-07-11 | 2007-07-10 | Micron Technology, Inc. | Data encoding for fast CAM and TCAM access times |
-
2009
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4740971A (en) | 1986-02-28 | 1988-04-26 | Advanced Micro Devices, Inc. | Tag buffer with testing capability |
| JPH0922595A (ja) * | 1995-07-05 | 1997-01-21 | Fujitsu Ltd | 連想記憶装置 |
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