CN102197435A - 并行联想存储器 - Google Patents

Abstract

本发明提供一种能够在检索时快速执行奇偶校验检查的并行CAM。CAM(10)同时检索所有的地址并判断是否存储有与所输入的数据相同的数据，其包括：写入检索奇偶校验产生器(12)，产生n位的写入和检索数据(WD)、(SD)的奇偶校验(WP)、(SP)；与多个地址对应的多个存储位置(14)；以及与非门电路(16)，在从存储位置(14)输出的有效奇偶校验一致信号(PMV)中的至少一个为非激活状态的情况下，激活奇偶校验错误信号(PE)。各存储位置(14)包括：n个数据存储单元(2)；奇偶校验存储单元(3)；异或电路(20)，判断奇偶校验(SP)和奇偶校验(RP)是否一致，当一致时激活奇偶校验一致信号/PM；以及与非门电路(22)，响应数据一致信号(DML)而使奇偶校验一致信号/PM有效。

Description

并行联想存储器

技术领域

本发明涉及并行联想存储器，更详细而言，涉及同时检索所有地址并判断是否存储有与所输入的数据相同的数据的并行联想存储器。

背景技术

图13是表示具有奇偶校验检查功能的以往的SRAM(Static Random Access Memory：静态存储器)结构的功能框图。参照图13，SRAM1包括n(自然数)个数据存储单元2、1个奇偶校验存储单元3、以及地址译码器4。它们被设置为多组相同的机构。该SRAM1还包括写入奇偶校验产生器5、读出放大电路6、读出奇偶校验产生器7以及奇偶校验比较器8。

在进行数据写入时，地址译码器4根据写入地址i来选择n个数据存储单元2和与它们对应的奇偶校验存储单元3。从外部输入的n位数据WD被写入到所选择的数据存储单元2中。此时，写入奇偶校验产生器5根据所输入的n位数据WD来计算奇偶校验WP。计算出的奇偶校验WP被写入到奇偶校验存储单元3中。

另一方面，在进行数据读出时，地址译码器4按照读出地址i来选择n个数据存储单元2和与它们对应的奇偶校验存储单元3。这样一来，从所选择的数据存储单元2中读出n位数据RD，从所选择的奇偶校验存储单元3中读出奇偶校验RP，它们通过读出放大电路6而被检测、放大。读出奇偶校验产生器7根据所读出的n位数据RD来计算奇偶校验CP。奇偶校验比较器8将计算出的奇偶校验CP与从奇偶校验存储单元3中读出的奇偶校验RP进行比较，在奇偶校验不一致的情况下输出奇偶校验错误信号PE。

这样，奇偶校验检查通过从各地址读出数据RD并计算其奇偶校验CP来进行，但在SRAM1中仅从所指定的1个地址读出数据RD，因此已足够。

另一方面，存在并行联想存储器(以下称为“并行CAM(Content Addressable Memory：内容可寻址存储器)”)，其能够同时检索所有的地址，并读出存储有与输入数据相同的数据的地址或者与该数据相关而被联想的数据。优选并行CAM也具有奇偶校验检查功能。特别是期望在作为并行CAM原有功能的数据检索时进行奇偶校验检查。

然而，若在进行数据检索时针对检索对象的所有地址来利用与上述相同的方法进行奇偶校验检查，则需要按每个地址读出数据来计算奇偶校验，因此奇偶校验检查花费时间过多。

在美国专利第7010741号说明书(专利文献1)和美国专利第7350137号说明书(专利文献2)中公开了具有奇偶校验检查功能的CAM，但奇偶校验检查是读出数据来进行的，并不是在数据检索时进行的。

此外，日本特开昭63-177242号公报(专利文献3)中公开有联想存储器的奇偶校验检查方法。在该公报的第2页左下栏第1～11行记载有以下内容：“在现有技术中，被检索数据用的存储单元阵列的奇偶校验检查在读出被检索数据用的存储单元阵列之后产生该数据的奇偶校验，进行与预先保持的奇偶校验信息的比较。即，为了进行奇偶校验检查，需要存储单元阵列的访问、奇偶校验的产生以及比较的一连串工作，存在奇偶校验检查中花费过多时间这样的问题。本发明的目的在于提供快速进行数据的错误检测的奇偶校验检查方法。”。

如该公报的图1所示，该联想存储器的一个实施例包括：地址寄存器1；存储被检索数据的被检索数据用存储单元阵列2；对被检索数据进行放大的读出电路3；存储被检索数据的奇偶校验的奇偶校验用存储单元阵列2’；对奇偶校验进行放大的读出电路3’；比较电路4；奇偶校验产生电路5；比较电路4’以及信号有效化电路6。从地址寄存器1输出的地址的高位比特a是检索数据，低位比特b是对被检索数据用存储单元阵列2中的1个进行选择的地址。比较电路4将检索数据a与按照地址读出并放大后的被检索数据d进行比较，若一致则输出命中信号(hit signal)g。奇偶校验产生电路5产生检索数据a的奇偶校验f。比较电路4’将奇偶校验f与按照地址读出并放大后的奇偶校验d’进行比较。信号有效化电路6响应命中信号g使比较电路4’的输出h有效，输出奇偶校验检查信号i。根据本实施例，在被检索数据用的存储单元的奇偶校验检查中，能够使用根据检索数据产生的奇偶校验，因此与根据被检索数据产生奇偶校验的情况相比，能够进行快速工作。

此外，如该公报的图3所示，其他实施例具有一致检测电路7来代替上述一实施例的读出电路3和比较电路4，该一致检测电路7对被检索数据用存储单元阵列2内的存储单元输出的低振幅电平的信号即数据线c和检索数据a的一致进行检测，作为命中信号g输出。通过使用一致检测电路7，在不放大低振幅电平的信号的情况下进行一致检测，因此能够快速地得到命中信号g。但是，在同时使用按照地址读出的数据和奇偶校验进行奇偶校验检查的方面没有变化。

如本公报的图8所示，另一实施例具有一致检测电路7’来代替上述其他实施例的读出电路3’和比较电路4’，该一致检测电路7’对奇偶校验用存储单元阵列2’内的存储单元输出的低振幅电平的信号即数据线c’和根据检索数据a产生的奇偶校验f的一致进行检测，对输出h进行输出。通过使用一致检测电路7’，在不放大低振幅电平的信号的情况下进行一致检测，因此能够更快速地得到奇偶校验检查信号i。但是，在同时使用按照地址读出的数据和奇偶校验进行奇偶校验检查的方面没有变化。

该联想存储器不是同时检索所有地址的并行CAM，而是逐一检索地址的串行CAM。即，按照地址寄存器1所给予的地址从被检索数据用存储单元阵列2中选择1个地址，从该地址读出被检索数据。比较电路4或一致检测电路7将该读出的被检索数据与从地址寄存器1给出的检索数据进行比较。另一方面，按照地址寄存器1所给予的地址从奇偶校验用存储单元阵列2’中选择1个地址，从该地址读出奇偶校验。比较电路4’或一致检测电路7’将该读出的奇偶校验与由奇偶校验产生电路5产生的奇偶校验进行比较。这样，比较电路4、4’或者一致检测电路7、7’设置在存储单元阵列2、2’外，因此能够仅对1个地址的数据和奇偶校验检查1次。此外，如该公报的图2的c和c’所示，在对奇偶校验进行比较之前，必须从存储单元读出数据。

此外，日本特开平9-22595号公报(专利文献4)中公开有联想存储装置。在该公报的第2页右栏第24～48行中记载有以下内容：“联想存储装置包括：对检索对象的处理数据进行管理的数据存储器；和对与处理数据一对一地建立对应的目录数据进行管理的目录存储器，该联想存储装置采用以下结构：在给出检索数据时，从该目录存储器管理的目录数据中检索与检索数据一致的目录数据，从数据存储器中读出其所指的处理数据。在这样构成的联想存储装置中，采用将处理数据具有的奇偶校验位与处理数据采用对应且存储在数据存储器中的结构，在读出检索数据所指的处理数据时，也针对与其成对的奇偶校验位来进行读出，并且采用以下结构，计算该读出的处理数据具有的奇偶校验位，对该计算出的奇偶校验位与该读出的奇偶校验位是否一致进行判断，从而检测所读出的处理数据是否已被破坏。然而，在现有技术中，能够针对存储在数据存储器中的处理数据来检测是否被破坏，但针对目录存储器管理的目录数据，即使其被破坏也不能检测。因此，根据现有技术，由于目录数据被破坏，导致检索到原本不应命中的目录数据，为此，具有引起从数据存储器输出错误的处理数据这样的问题。本发明是鉴于所述情况做出的，其目的在于提供能够可靠地检测检索数据所命中的处理数据是否被破坏的新的联想存储装置。”。

如该公报的图3所示，该联想存储装置的一个实施例包括：用于存储处理数据的数据存储器20；目录存储器21，存储与处理数据1对1地建立对应的目录数据，并且针对与检索数据一致的目录数据输出命中信号；奇偶校验存储器22，在与数据存储器20相同的存储器上展开，获取与处理数据的对应且存储目录数据具有的奇偶校验；产生检索数据具有的奇偶校验位的奇偶校验产生电路24；以及奇偶校验检查电路25，检查奇偶校验产生电路24产生的奇偶校验位与奇偶校验存储器22输出的奇偶校验位是否一致。

然而，在该公报中完全没有记载对检索数据和目录数据进行比较，当数据一致时生成命中信号的电路的细节。此外，也没有记载在产生许多匹配的情况下进行调停的手段。从所记载的结构来看可以想到，该联想存储装置也与上述日本特开昭63-177242号公报中记载的联想存储器相同地仅能对1个地址的数据和奇偶校验检查1次。

专利文献1：美国专利第7010741号说明书

专利文献2：美国专利第7350137号说明书

专利文献3：日本特开昭63-177242号公报

专利文献4：日本特开平9-22595号公报

发明内容

本发明的目的在于提供能够快速对所输入的数据的奇偶校验和所存储的数据的奇偶校验进行检查的并行联想存储器。尤其是，在数据检索时，能够在不牺牲检索速度的情况下，同时对多个有效的检索对象数据进行奇偶校验检查。

根据本发明的并行联想存储器，同时检索所有的地址并，判断是否存储有与所输入的数据相同的数据，其包括：奇偶校验产生机构，用于产生在写入和检索时输入的n位数据的奇偶校验；和与多个地址对应的多个存储位置(memory location)。存储位置各自包括：n个CAM存储单元(memory cell)，存储在写入时输入的n位数据，并且将在检索时输入的n位数据与其存储的n位数据进行比较；奇偶校验存储单元，存储由奇偶校验产生机构在写入时产生的奇偶校验；以及奇偶校验检查机构，判断由奇偶校验产生机构在检索时产生的奇偶校验与存储在奇偶校验存储单元中的奇偶校验是否一致。

根据本发明，将由奇偶校验产生机构在检索时产生的奇偶校验与存储在奇偶校验存储单元中的奇偶校验进行比较，因此能够快速执行奇偶校验检查。并且，在与所有的地址对应的所有的存储位置同时检查数据和奇偶校验，因此能够更快速地执行奇偶校验检查。

优选的是，奇偶校验检查机构在奇偶校验一致时激活奇偶校验一致信号。存储位置各自还包括：字匹配检测电路，在检索时输入的n位数据与存储在CAM存储单元中的n位数据一致时激活字数据一致信号；和奇偶校验有效化机构，响应由字匹配检测电路激活的字数据一致信号而使从上述奇偶校验检查机构输出的奇偶校验一致信号有效。

这种情况下，从奇偶校验检查机构输出的奇偶校验一致信号仅在输入的数据和存储在CAM存储单元中的数据一致时有效，因此始终不从数据不一致的存储位置输出无意义的奇偶校验一致信号。

优选的是，并行联想存储器还具有奇偶校验错误检测机构，其在通过奇偶校验有效化机构被有效化的、从多个存储位置输出的多个奇偶校验一致信号中的至少一个信号为非激活状态的情况下，激活奇偶校验错误信号

这种情况下，在被有效化的多个奇偶校验一致信号中的至少一个信号为非激活状态的情况下激活奇偶校验错误信号，因此能够在存储有有效数据的存储位置的任何一个中存在奇偶校验错误时，判断为并行联想存储器存储有错误的数据。

附图说明

图1是表示基于本发明第一实施方式的并行CAM结构的功能框图。

图2是表示图1中的CAM存储单元和字匹配检测电路结构的功能框图。

图3是表示图1中的CAM存储单元和其周边电路结构的电路图。

图4是表示图1中的奇偶校验存储单元和其周边电路结构的电路图。

图5是表示图4所示的奇偶校验存储单元和其周边电路的另一例的电路图。

图6是表示基于本发明第二实施方式的并行CAM结构的功能框图。

图7是表示图6中的CAM存储单元和其周边电路结构的电路图。

图8是表示基于本发明第三实施方式的并行CAM结构的功能框图。

图9是表示基于本发明第四实施方式的并行CAM结构的功能框图。

图10是表示图9所示的奇偶校验存储单元和其周边电路结构的电路图。

图11是表示基于本发明第五实施方式的并行CAM结构的功能框图。

图12是表示图11所示的奇偶校验存储单元和其周边电路结构的电路图。

图13是表示现有的并行CAM结构的功能框图。

标号说明

3 奇偶校验存储单元

10 并行CAM

12 写入检索奇偶校验产生器

14 存储位置

16 与非门电路

17 CAM存储单元

20 异或电路

22 与非门电路

24 奇偶校验产生电路

42 数据比较器

44 写入奇偶校验产生器

46 检索奇偶校验产生器

48 奇偶校验比较器

具体实施方式

下面，参照附图来详细说明本发明的实施方式。附图中对相同或者等同部分标以同一的符号，并省略对其进行反复说明。

[第一实施方式]

参照图1，基于本发明第一实施方式的并行CAM10同时检索所有地址，并判断是否存储有与所输入的数据相同的数据，该并行CAM10包括：写入检索奇偶校验产生器12；对应于多个地址的多个存储位置14；以及与非门电路(负逻辑)16。图1中代表性地示出1个存储位置14。

写入检索奇偶校验产生器12产生在写入和检索时输入的n位的数据WD、SD的奇偶校验WP、SP。各个存储位置14包括：n(自然数)个CAM存储单元17、1个奇偶校验存储单元3、地址译码器4、锁存电路18、异或电路20以及与非门电路22。

参照图2，各个CAM存储单元17包括存储单元核9和数据比较器42。此外，n个CAM存储单元17具有：存储在写入时输入的n位的写入数据WD的功能；和将在检索时输入的n位的检索数据SD与该被存储的n位的写入数据WD进行比较的功能。各存储单元核9存储写入数据WD中的对应的1位。各数据比较器42将检索数据SD中的对应的1位与存储在对应的存储单元核9中的写入数据WD的1位进行比较。

各个存储位置14还包括字匹配检测电路，其在检索时输入的n位的检索数据SD与存储在CAM存储单元17中的n位的数据一致时，将字数据一致信号DM激活成高电平(电源电位VDD)。具体而言，字匹配检测电路11包括：检索用匹配线ML、匹配线预充电电路13以及读出电路15。匹配线预充电电路13将检索用匹配线ML预充电成高电平。各数据比较器42在检索数据SD中的对应的1位与存储在对应的存储单元核9中的数据的1位不一致时，将检索用匹配线ML放电至低电平(接地电位GND)。读出电路15对检索用匹配线ML的电位进行检测、放大。

再次参照图1，奇偶校验存储单元3存储由写入检索奇偶校验产生器12在写入时产生的奇偶校验WP。

锁存电路18响应时钟信号CLK来对字数据一致信号DM进行锁存。异或电路20对由写入检索奇偶校验产生器12在检索时产生的奇偶校验SP与存储在奇偶校验存储单元3中的奇偶校验RP(＝WP)是否一致进行判断，并在一致时激活负逻辑的奇偶校验一致信号/PM。与非门电路22响应被锁存电路18锁存的字数据一致信号DML来使从异或电路20输出的奇偶校验一致信号/PM有效。被锁存的字数据一致信号DML高电平激活，在表示数据一致的情况下，奇偶校验一致信号/PM低电平激活(接地电位GND)，在表示奇偶校验一致时，有效奇偶校验一致信号PMV高电平激活，表示数据和奇偶校验均一致。另一方面，被锁存的字数据一致信号DML高电平激活，在表示数据一致时，不将奇偶校验一致信号/PM激活成高电平，在表示奇偶校验不一致时，不将有效奇偶校验一致信号PMV激活成低电平，表示数据一致，但奇偶校验不一致。

与非门电路16在从多个存储位置14输出的多个有效奇偶校验一致信号PMV中的至少一个为低电平(非激活)时，激活奇偶校验错误信号PE。

参照图3，CAM10还包括兼作读出写入检索的位线BLTRWS、BLCRWS以及字线WL。位线BLTRWS和BLCRWS与n个CAM存储单元17对应地设置n对，但图3中仅代表性地示出1对。字线WL与多个存储位置对应地设置多条，但图3中仅代表性地示出1条。检索用匹配线ML也与多个存储位置对应地设置多条，但图3中仅代表地示出1条。

位线BLTRWS和BLCRWS在数据读出和写入时被预充电成高电平，在数据检索时被预充电成低电平。字线WL在数据读出和写入时被驱动成高电平。检索用匹配线ML在数据检索时被预充电成高电平。

在从外部给予的n位的数据SD与存储在CAM存储单元17中的n位的数据完全一致时，检索用匹配线ML不放电，维持高电平。另一方面，在从外部给予的n位的数据与存储在CAM存储单元17中的n位的数据即使1位不一致时，检索用匹配线ML放电而成为低电平。检索用匹配线ML的电位由图2所示的字匹配检测电路11内的读出电路15检测、放大，在数据一致时字数据一致信号DM成为高电平，在数据不一致时字数据一致信号DM成为低电平。

存储单元核9包括：对1位的数据进行保持的锁存电路24；和由n沟道MOS晶体管构成的存取晶体管TNA0和TNA1。锁存电路24具有被交叉耦合的CMOS(Complimentary Metal Oxide Semiconductor)变换器26和28。CMOS变换器26的输入节点30与存储节点SNC连接，输出节点32与存储节点SNT连接。CMOS变换器28的输入节点34与存储节点SNT连接，输出节点36与存储节点SNC连接。

CMOS变换器26包括：由p沟道MOS晶体管构成的负载晶体管TP0和由n沟道MOS晶体管构成的驱动晶体管TN0。负载晶体管TP0的栅极与输入节点30连接，源极与电源38连接，漏极与输出节点32连接。驱动晶体管TN0的栅极与输入节点30连接，源极与接地40连接，漏极与输出节点32连接。

CMOS变换器28包括：由p沟道MOS晶体管构成的负载晶体管TP1和由n沟道MOS晶体管构成的驱动晶体管TN1。负载晶体管TP1的栅极与输入节点34连接，源极与电源38连接，漏极与输出节点36连接。驱动晶体管TN1的栅极与输入节点34连接，源极与接地40连接，漏极与输出节点36连接。

存取晶体管TNA0的栅极与字线WL连接，一方源极/漏极与位线BLTRWS连接，另一方源极/漏极与存储节点SNT连接。存取晶体管TNA1的栅极与字线WL连接，一方源极/漏极与位线BLCRWS连接，另一方源极/漏极与存储节点SNC连接。

数据比较器42将经由位线BLTRWS、BLCRWS给予的输入数据与存储在锁存电路24中的数据进行比较。具体而言，数据比较器42包括：由n沟道MOS晶体管构成的比较晶体管TNC0和TNC1；以及由n沟道MOS晶体管构成的匹配晶体管TNM。比较晶体管TNC0的栅极与存储节点SNC连接，一方源极/漏极与位线BLTRWS连接，另一方源极/漏极与共同匹配节点MN连接。比较晶体管TNC1的栅极与存储节点SNT连接，一方源极/漏极与位线BLCRWS连接，另一方源极/漏极与共同匹配节点MN连接。匹配晶体管TNM的栅极与共同匹配节点MN连接，源极与接地40连接，漏极与检索用匹配线ML连接。

参照图4，奇偶校验存储单元3具有与CAM存储单元17相同的存储单元核9。但是，奇偶校验存储单元3不具有包括在CAM存储单元17中的数据比较器42。此外，作为奇偶校验RP直接读出存储节点SNT的电位。此外，位线BLTRW和BLCRW兼作读出和写入，在数据读出和写入时被预充电成高电平，但在数据检索时没有特别的变化。位线将该兼作读出写入的位线BLTRW、BLCRW和上述兼作读出写入检索的位线BLTRWS、BLCRWS合起来作为整体设置(n+1)对。

此外，图4中，奇偶校验RP从存储节点SNT读出，但也可以如图5所示那样从另一方的存储节点SNC读出。这种情况下，为了使逻辑电平匹配，插入CMOS变换器43。

以下说明该CAM10的工作。

写入和读出工作与以往大致相同。概括地说，写入工作中，所输入的n位的数据WD被写入n个CAM存储单元17中。与之同时，由写入检索奇偶校验产生器12根据n位的数据WD计算奇偶校验WP。计算出的奇偶校验WP被写入奇偶校验存储单元3中。另一方面，读出工作中，从n个CAM存储单元17读出n位的数据。读出时，也可以使用在“背景技术”一栏中所述的方法与以往相同地进行奇偶校验检查。

检索工作与以往不同，因此以下进行详细说明。为了对存储在CAM存储单元17中的数据进行检索，首先，检索用匹配线ML被预充电成高电平，位线BLTRWS、BLCRWS被预充电成低电平。此时，比较晶体管TNC0或TNC1响应高电平的存储节点SNT或SNC而导通，因此共同匹配节点MN成为低电平。因此，匹配晶体管TNM截止。在此状态下，将要检索的数据SD分配给位线BLTRWS、BLCRWS时，在要检索的数据SD与存储的数据一致的CAM存储单元17中，共同匹配节点MN保持低电平的状态，但在不一致的CAM存储单元17中，共同匹配节点MN向高电平上升。因此，在数据不一致的CAM存储单元17中，匹配晶体管TNM导通，检索用匹配线ML成为低电平，表示数据不一致。即，在检索时输入的n位的数据SD与存储在CAM存储单元17中的n位的数据一致时，字数据一致信号DM高电平激活。另一方面，这些数据即使1位不一致，则字数据一致信号DM不低电平激活。字数据一致信号DM被锁存电路18锁存。

与此同时，由写入检索奇偶校验产生器12根据n位的检索数据SD计算奇偶校验SP。此外，从奇偶校验存储单元3读出奇偶校验RP。由异或电路20将计算出的奇偶校验SP与所读出的奇偶校验RP进行比较，在奇偶校验SP与RP一致时，奇偶校验一致信号/PM成为低电平，在奇偶校验SP与RP不一致时，奇偶校验一致信号/PM成为高电平。在数据不一致的存储位置14，奇偶校验一致信号/PM没有意义，因此若被锁存电路18锁存的字数据一致信号DML为高电平，则奇偶校验一致信号PM通过与非门电路22被有效化。在奇偶校验SP、RP一致时，有效奇偶校验一致信号PMV为高电平，在奇偶校验SP、RP不一致时，有效奇偶校验一致信号PMV为低电平。

同时将n位的检索数据SD分配到所有的存储位置14上，上述工作在所有的存储位置14中同时进行。在所输入的n位的检索数据SD与所存储的n位的数据一致的存储位置14，字数据一致信号DM成为高电平。因此，从该存储位置14输出具有意义的有效奇偶校验一致信号PMV。在从多个存储位置14输出的多个有效奇偶校验一致信号PMV中至少一个为表示奇偶校验不一致的低电平，则奇偶校验错误信号PE成为高电平。

如以上那样，根据第一实施方式，在数据检索时，从CAM存储单元17读出数据，根据该数据计算奇偶校验，能够在不对该奇偶校验和存储在奇偶校验存储单元3中的奇偶校验RP进行比较的情况下，对由写入检索奇偶校验产生器12计算出的奇偶校验SP和存储在奇偶校验存储单元3中的奇偶校验RP进行比较，因此能够快速地执行奇偶校验检查。而且，在与所有的地址对应的所有的存储位置14，数据和奇偶校验被同时检查，因此能够更快速地执行奇偶校验检查。

此外，从异或电路20输出的奇偶校验一致信号/PM仅在从外部输入的检索数据SD与存储在CAM存储单元17中的数据一致时被有效化，因此始终不从数据不一致的存储位置14输出无意义的奇偶校验一致信号/PM。

此外，若多个有效奇偶校验一致信号PMV中的即使一个为低电平，则奇偶校验错误信号PE成为高电平，因此能够在存储有有效的数据的存储位置14的任何一个存在奇偶校验错误时，判断为并行CAM10存储有错误的数据。

[第二实施方式]

在上述第一实施方式中，写入端口和检索端口被合并，但在该第二实施方式中，写入端口和检索端口独立地同时存在。具体而言，如图6所示，分别设置有写入奇偶校验产生器44和检索奇偶校验产生器46。写入奇偶校验产生器44产生所输入的n位写入数据WD的奇偶校验WP。检索奇偶校验产生器46产生所输入的n位检索数据SD的奇偶校验SP。在写入时，写入数据WD被写入CAM存储单元17中，并且根据写入数据WD计算奇偶校验WP，写入到奇偶校验存储单元3中。在检索时，同时检索与所有地址对应的存储位置14，判断与检索数据SD一致的数据是否被存储在CAM存储单元17中，并且根据检索数据SD计算奇偶校验SP，判断是否与存储在奇偶校验存储单元3中的奇偶校验RP一致。

此外，位线被分离成读出及写入兼用；和检索专用。具体而言，如图7所示，分别设置有兼作读出写入的位线BLTRW、BLCRW和检索专用位线BLTS、BLCS。所输入的数据WD经由兼作读出写入的位线BLTRW、BLCRW写入CAM存储单元17中，从CAM存储单元17读出的数据经由兼作读出写入的位线BLTRW、BLCRW输出。所输入的检索数据SD被分配到检索专用位线BLTS、BLCS上。

根据该第二实施方式，写入端口和检索端口分别设置，因此能够同时进行数据的写入和检索。

[第三实施方式]

在上述第一实施方式中设置有锁存电路18，但在该第三实施方式中省略了锁存电路。具体而言，如图8所示，字数据一致信号DM直接被分配到与非门电路22上。

[第四实施方式]

在上述第一实施方式中设置有异或电路20，但在该第四实施方式中代替异或电路20，在各奇偶校验存储单元3中具有与异或电路20相同的功能。具体而言，如图9和图10所示，检索数据SD的奇偶校验SP被分配到与奇偶校验存储单元3对应的位线BLTRWS、BLCRWS上，并且在奇偶校验存储单元3内设置有奇偶校验比较器48。奇偶校验比较器48包括：由n沟道MOS晶体管构成的比较晶体管TNC0、TNC1；和由p沟道MOS晶体管TPC和n沟道MOS晶体管TNC构成的CMOS变换器50，奇偶校验比较器48判断经由位线BLTRWS、BLCRWS所分配的奇偶校验SP与存储在奇偶校验存储单元3中的奇偶校验是否一致，在一致时将奇偶校验一致信号/PM激活成低电平，在不一致时不将奇偶校验一致信号/PM激活成高电平。该奇偶校验一致信号/PM被分配给与非门电路22。

此外，在本第四实施方式，也可以与图8所示的第三实施方式相同地省略锁存电路18。

[第五实施方式]

也可以组合图6及图7所示的第二实施方式和图9及图10所示的第四实施方式。具体而言，在第五实施方式中，如图11和图12所示，由检索奇偶校验产生器46产生的奇偶校验SP被分配到与奇偶校验存储单元3对应的位线BLTS、BLCS上，并且，在奇偶校验存储单元3内设置奇偶校验比较器48。

此外，在该第五实施方式中，也可以与图8所示的第三实施方式相同而省略锁存电路18。

另外，逻辑电路的高电平和低电平可以相反，也可以与之对应而适当变更逻辑电路，作为整体来实现相同的逻辑。

以上说明了本发明的实施方式，但上述实施方式只不过是用于实施本发明的例示。因此，本发明并不限于上述实施方式，而是在不脱离其要旨的范围内能够适当变更上述实施方式来实施。

Claims (4)

1.一种并行联想存储器，其同时检索所有地址并判断是否存储有与所输入的数据相同的数据，其特征在于，包括：

奇偶校验产生机构，其用于产生在写入和检索时输入的n位数据的奇偶校验；和

与多个地址对应的多个存储位置，

上述存储位置各自包括：

n个CAM存储单元，其存储在写入时输入的n位数据，并且将在检索时输入的n位数据与其存储的n位数据进行比较；

奇偶校验存储单元，其存储由上述奇偶校验产生机构在写入时产生的奇偶校验；以及

奇偶校验检查机构，其判断由上述奇偶校验产生机构在检索时产生的奇偶校验与存储在上述奇偶校验存储单元中的奇偶校验是否一致。

2.根据权利要求1所述的并行联想存储器，其特征在于，

上述奇偶校验检查机构在上述奇偶校验一致的情况下激活奇偶校验一致信号，

上述存储位置各自还包括：

字匹配检测电路，其在检索时输入的n位数据与存储在上述CAM存储单元中的n位数据一致的情况下激活字数据一致信号；和

奇偶校验有效化机构，其响应由上述字匹配检测电路激活的字数据一致信号而使从上述奇偶校验检查机构输出的奇偶校验一致信号有效。

3.根据权利要求2所述的并行联想存储器，其特征在于，

还包括奇偶校验错误检测机构，该奇偶校验错误检测机构在通过上述奇偶校验有效化机构而被有效化的、从上述多个存储位置输出的多个奇偶校验一致信号中的至少一个信号为非激活状态的情况下，激活奇偶校验错误信号。

4.根据权利要求1所述的并行联想存储器，其特征在于，

上述奇偶校验产生机构包括：

写入奇偶校验产生器，其产生在写入时输入的n位数据的奇偶校验；和

检索奇偶校验产生器，其产生在检索时输入的n位数据的奇偶校验。

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