JPWO2010018875A1 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法 Download PDFInfo
- Publication number
- JPWO2010018875A1 JPWO2010018875A1 JP2010524761A JP2010524761A JPWO2010018875A1 JP WO2010018875 A1 JPWO2010018875 A1 JP WO2010018875A1 JP 2010524761 A JP2010524761 A JP 2010524761A JP 2010524761 A JP2010524761 A JP 2010524761A JP WO2010018875 A1 JPWO2010018875 A1 JP WO2010018875A1
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- film
- sample
- field effect
- heating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 230000005669 field effect Effects 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000137 annealing Methods 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 38
- 238000004544 sputter deposition Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910007541 Zn O Inorganic materials 0.000 claims abstract description 16
- 230000001681 protective effect Effects 0.000 claims description 12
- 239000000203 mixture Substances 0.000 claims description 7
- 238000005546 reactive sputtering Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 abstract description 139
- 230000008569 process Effects 0.000 abstract description 22
- 230000015572 biosynthetic process Effects 0.000 abstract description 18
- 239000010409 thin film Substances 0.000 abstract description 16
- 230000007547 defect Effects 0.000 abstract description 7
- 238000000151 deposition Methods 0.000 abstract description 3
- 230000008021 deposition Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 95
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 16
- 239000001301 oxygen Substances 0.000 description 16
- 229910052760 oxygen Inorganic materials 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910001882 dioxygen Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000005477 sputtering target Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
Abstract
【課題】高温のアニール処理を必要とすることなくトランジスタ特性の向上を図ることができる電界効果型トランジスタの製造方法を提供する。【解決手段】活性層を構成するＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を成膜温度１００℃以上でスパッタ成膜する。その後、３００℃で大気中アニール処理する。アニール処理は、成膜直後の活性層のトランジスタ特性の向上を図る目的で実施される。基材を加熱しながらスパッタリング法によって成膜されたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は、無加熱で成膜されたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜と比較して、内部ひずみや欠陥が少ない。したがって、加熱成膜されたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を活性層として形成することにより、無加熱で成膜された同一材料の活性層と比較して、アニール効果を高めることができる。これにより、低温のアニール処理によって優れたトランジスタ特性を有する活性層を形成することが可能となる。【選択図】図８
Description
本発明は、ＩｎＧａＺｎＯ系半導体酸化物で形成された活性層を有する電界効果型トランジスタの製造方法に関する。
近年、アクティブマトリクス型の液晶ディスプレイが広く用いられている。アクティブマトリクス型液晶ディスプレイは、画素ごとにスイッチング素子として電界効果型の薄膜トランジスタ（ＴＦＴ）を有している。
薄膜トランジスタとしては、活性層がポリシリコンで構成されたポリシリコン型薄膜トランジスタ、活性層がアモルファスシリコンで構成されたアモルファスシリコン型薄膜トランジスタが知られている。
アモルファスシリコン型薄膜トランジスタは、ポリシリコン型薄膜トランジスタに比べて、活性層の作製が容易であるため、比較的大面積の基板に均一に成膜できるという利点がある。
一方、アモルファスシリコンよりもキャリア（電子、ホール）の高移動度を実現できる活性層材料として、透明アモルファス酸化物薄膜の開発が進められている。例えば、特許文献１には、ホモロガス化合物ＩｎＭＯ3（ＺｎＯ）m（Ｍ＝Ｉｎ、Ｆｅ、Ｇａ又はＡｌ、ｍ＝１以上５０未満の整数）を活性層として用いる電界効果型トランジスタが記載されている。また、特許文献２には、ＩｎＧａＯ3（ＺｎＯ）4組成を有する多結晶焼結体からなるターゲット材料をスパッタリングしてＩｎ−Ｇａ−Ｚｎ−Ｏ系の活性層を形成する電界効果型トランジスタの製造方法が記載されている。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系組成を有する活性層は、成膜直後の状態では実用的なトランジスタ特性（オン電流特性、オフ電流特性、オン／オフ電流比など）を有していないため、成膜後、適宜の温度でアニール処理される。アニール温度は高温であるほど良好なトランジスタ特性が得られる。
しかしながら、アニール温度の上限は、使用される基材や活性層以外の他の機能膜（電極膜、絶縁膜）の耐熱温度に制限される。したがって、これらの構造層の耐熱性によっては、アニール不足が原因で所望のトランジスタ特性を得ることができない場合がある。
以上のような事情に鑑み、本発明の目的は、高温のアニール処理を必要とすることなくトランジスタ特性の向上を図ることができる電界効果型トランジスタの製造方法を提供することにある。
本発明の一形態に係る電界効果型トランジスタの製造方法は、基材を加熱しながら、前記基材の上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系組成を有する活性層をスパッタリング法によって形成する工程を含む。前記形成した活性層は、アニールされる。
本発明の一実施の形態に係る電界効果型トランジスタの製造方法は、基材を加熱しながら、前記基材の上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系組成を有する活性層をスパッタリング法によって形成する工程を含む。前記形成した活性層は、アニールされる。
アニール処理は、成膜直後の活性層のトランジスタ特性の向上を図る目的で実施される。基材を加熱しながらスパッタリング法によって成膜されたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は、無加熱で成膜されたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜と比較して、内部ひずみや欠陥が少ない。したがって、加熱成膜されたＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を活性層として形成することにより、無加熱で成膜された同一材料の活性層と比較して、アニール効果を高めることができる。これにより、低温のアニール処理によって優れたトランジスタ特性を有する活性層を形成することが可能となる。
基材は、典型的には、ガラス基板である。基材の大きさは特に制限されない。
前記活性層の成膜温度は、１００℃以上とすることができる。
これにより、無加熱で成膜された活性層と比較して、所定のトランジスタ特性を付与するのに必要なアニール温度を低温化することが可能となる。なお、成膜温度は１００℃に限られず、成膜条件に応じて適宜変更することが可能である。基材を加熱する加熱機構としては、シースヒータやランプヒータ等を採用することができる。
これにより、無加熱で成膜された活性層と比較して、所定のトランジスタ特性を付与するのに必要なアニール温度を低温化することが可能となる。なお、成膜温度は１００℃に限られず、成膜条件に応じて適宜変更することが可能である。基材を加熱する加熱機構としては、シースヒータやランプヒータ等を採用することができる。
前記活性層のアニール温度は、３００℃以上とすることができる。前記活性層のアニール処理圧力は、大気圧でもよいし、減圧雰囲気でもよい。処理雰囲気は空気中でもよいし酸素ガス雰囲気中でもよい。
本発明者らの実験によれば、加熱成膜した活性層を３００℃で大気中アニールすることで、無加熱で成膜した活性層を４００℃で大気中アニールした場合と同等のオンオフ電流比（オン電流／オフ電流）を得ることができた。このことから、加熱成膜した活性層は、無加熱で成膜された同一材料の活性層と比較して、低温のアニール処理によって優れたトランジスタ特性を有する活性層を形成できることがわかる。
本発明者らの実験によれば、加熱成膜した活性層を３００℃で大気中アニールすることで、無加熱で成膜した活性層を４００℃で大気中アニールした場合と同等のオンオフ電流比（オン電流／オフ電流）を得ることができた。このことから、加熱成膜した活性層は、無加熱で成膜された同一材料の活性層と比較して、低温のアニール処理によって優れたトランジスタ特性を有する活性層を形成できることがわかる。
前記活性層を形成する工程は、前記活性層を酸化性ガス（例えば、Ｏ2、Ｏ3、Ｈ2等）との反応性スパッタリング法によって成膜することを含んでいてもよい。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を形成するためのスパッタリングターゲットは、Ｉｎ−Ｇａ−Ｚｎ−Ｏの単一のターゲットを用いてもよいし、Ｉｎ2Ｏ3ターゲット、Ｇａ2Ｏ3ターゲット及びＺｎＯターゲットのような複数のターゲットを用いてもよい。酸素雰囲気中でのスパッタリング成膜は、導入する酸素の分圧（流量）を制御することによって、膜中の酸素濃度を容易に制御することが可能となる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を形成するためのスパッタリングターゲットは、Ｉｎ−Ｇａ−Ｚｎ−Ｏの単一のターゲットを用いてもよいし、Ｉｎ2Ｏ3ターゲット、Ｇａ2Ｏ3ターゲット及びＺｎＯターゲットのような複数のターゲットを用いてもよい。酸素雰囲気中でのスパッタリング成膜は、導入する酸素の分圧（流量）を制御することによって、膜中の酸素濃度を容易に制御することが可能となる。
前記基材はゲート電極を含み、前記活性層を形成する前に、前記ゲート電極を被覆するゲート絶縁膜をさらに形成してもよい。
これにより、ボトムゲート型の電界効果型トランジスタを作製することができる。ゲート電極は基材の上に形成された電極膜でもよいし、基材そのものをゲート電極で構成してもよい。
これにより、ボトムゲート型の電界効果型トランジスタを作製することができる。ゲート電極は基材の上に形成された電極膜でもよいし、基材そのものをゲート電極で構成してもよい。
前記活性層を被覆する保護膜を形成し、前記活性層にコンタクトするソース電極及びドレイン電極を形成することができる。前記保護膜は、スパッタリング法によって形成することができる。
以下、本発明の実施の形態を図面に基づき説明する。
図１〜図５は、本発明の一実施の形態による電界効果型トランジスタの製造方法を説明する各工程の要部断面図である。本実施の形態では、いわゆるボトムゲート型のトランジスタ構造を有する電界効果型トランジスタの製造方法について説明する。
まず、図１（Ａ）に示すように、基材１０の一表面にゲート電極膜１１Ｆを形成する。
基材１０は、典型的には、ガラス基板である。ゲート電極膜１１Ｆは、典型的には、モリブデンやクロム、アルミニウム等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。ゲート電極膜１１Ｆの厚さは特に限定されず、例えば、３００ｎｍである。
次に、図１（Ｂ）〜（Ｄ）に示すように、ゲート電極膜１１Ｆを所定形状にパターニングするためのレジストマスク１２を形成する。この工程は、フォトレジスト膜１２Ｆの形成工程（図１（Ｂ））と、露光工程（図１（Ｃ））と、現像工程（図１（Ｄ））とを有する。
フォトレジスト膜１２Ｆは、液状の感光性材料をゲート電極膜１１Ｆの上に塗布後、乾燥させることによって形成される。フォトレジスト膜１２Ｆとしてドライフィルムレジストを用いてもよい。形成されたフォトレジスト膜１２Ｆはマスク１３を介して露光された後、現像される。これにより、ゲート電極膜１１Ｆの上にレジストマスク１２が形成される。
続いて、図１（Ｅ）に示すように、レジストマスク１２をマスクとしてゲート電極膜１１Ｆをエッチングする。これにより、基材１０の表面にゲート電極１１が形成される。
ゲート電極膜１１Ｆのエッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。エッチング後、レジストマスク１２は除去される。レジストマスク１２の除去方法は、酸素ガスのプラズマを用いたアッシング処理が適用されるが、これに限られず、薬液を用いた溶解除去であってもよい。
次に、図２（Ａ）に示すように、基材１０の表面に、ゲート電極１１を覆うようにゲート絶縁膜１４を形成する。
ゲート絶縁膜１４は、典型的には、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮｘ）等の酸化膜又は窒化膜で構成され、例えば、ＣＶＤ法、スパッタリング法によって形成される。ゲート電極膜１１Ｆの厚さは特に限定されず、例えば、２００ｎｍ〜５００ｎｍである。
続いて、図２（Ｂ）に示すように、ゲート絶縁膜１４の上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系組成を有する薄膜（以下単に「ＩＧＺＯ膜」という。）１５Ｆ及びストッパ層形成膜１６Ｆを順に形成する。
ＩＧＺＯ膜１５Ｆ及びストッパ層形成膜１６Ｆは、スパッタリング法によって形成される。ＩＧＺＯ膜１５Ｆとストッパ層形成膜１６Ｆは連続的に成膜することができる。この場合、ＩＧＺＯ膜１５Ｆを成膜するためのスパッタリングターゲットと、ストッパ層形成膜１６Ｆを成膜するためのスパッタリングターゲットを同一のスパッタリングチャンバ内に配置してもよい。使用するターゲットを切り替えることで、ＩＧＺＯ膜１５Ｆとストッパ層形成膜１６Ｆとをそれぞれ独立して形成することができる。
ＩＧＺＯ膜１５Ｆは、基材１０を所定温度に加熱した状態で成膜される。基材１０の加熱温度は、例えば１００℃以上とされる。本実施の形態では、酸素ガス雰囲気中でターゲットをスパッタリングすることで酸素との反応物を基材１０の上に堆積させる反応性スパッタリング法によって、活性層１５（ＩＧＺＯ膜１５Ｆ）が形成される。放電形式は、ＤＣ放電、ＡＣ放電、ＲＦ放電のいずれでもよい。また、ターゲットの背面側に永久磁石を配置するマグネトロン放電方法を採用してもよい。
ＩＧＺＯ膜１５Ｆ及びストッパ層形成膜１６Ｆの各々の膜厚は特に限定されず、例えば、ＩＧＺＯ膜１５Ｆの膜厚は５０ｎｍ〜２００ｎｍ、ストッパ層形成膜１６Ｆの膜厚は３０ｎｍ〜３００ｎｍである。
ＩＧＺＯ膜１５Ｆは、トランジスタの活性層（キャリア層）１５を構成する。ストッパ層形成膜１６Ｆは、後述するソース電極及びドレイン電極を構成する金属膜のパターニング工程、及び、ＩＧＺＯ膜１５Ｆの不要領域をエッチング除去する工程において、ＩＧＺＯ膜のチャネル領域をエッチャントから保護するエッチング保護層として機能する。ストッパ層形成膜１６Ｆは、例えば、ＳｉＯ2で構成される。
次に、図２（Ｃ）及び（Ｄ）に示すように、ストッパ層形成膜１６Ｆを所定形状にパターニングするためのレジストマスク２７を形成した後、このレジストマスク２７を介してストッパ層形成膜１６Ｆをエッチングする。これにより、ゲート絶縁膜１４とＩＧＺＯ膜１５Ｆを挟んでゲート電極１１と対向するストッパ層１６が形成される。
レジストマスク２７を除去した後、図２（Ｅ）に示すように、ＩＧＺＯ膜１５Ｆ及びストッパ層１６を覆うように金属膜１７Ｆを形成する。
金属膜１７Ｆは、典型的には、モリブデンやクロム、アルミニウム等の金属単層膜又は金属多層膜で構成され、例えば、スパッタリング法によって形成される。金属膜１７Ｆの厚さは特に限定されず、例えば、１００ｎｍ〜５００ｎｍである。
続いて、図３（Ａ）及び（Ｂ）に示すように、金属膜１７Ｆをパターニングする。
金属膜１７Ｆのパターニング工程は、レジストマスク１８の形成工程（図３（Ａ））と、金属膜１７Ｆのエッチング工程（図３（Ｂ））とを有する。レジストマスク１８は、ストッパ層１６の直上領域と、個々のトランジスタの周辺領域とを開口させるマスクパターンを有する。レジストマスク１８の形成後、ウェットエッチング法によって、金属膜１７Ｆがエッチングされる。これにより、金属膜１７Ｆは、ソース電極１７Ｓとドレイン電極１７Ｄとに分離される。なお、以降の説明では、これらソース電極１７Ｓとドレイン電極１７Ｄとを一括してソース／ドレイン電極１７ともいう。
ソース／ドレイン電極１７の形成工程において、ストッパ層１６は、金属膜１７Ｆのエッチングストッパ層として機能する。ストッパ層１６は、ＩＧＺＯ膜１５Ｆのソース電極１７Ｓとドレイン電極１７Ｄとの間に位置する領域（以下「チャネル領域」という。）を覆うように形成されている。したがって、ＩＧＺＯ膜１５Ｆのチャネル領域は、金属膜１７Ｆのエッチング工程によっては影響を受けることはない。
次に、図３（Ｃ）及び（Ｄ）に示すように、レジストマスク１８をマスクとしてＩＧＺＯ膜１５Ｆをエッチングする。
エッチング方法は特に限定されず、ウェットエッチング法でもよいし、ドライエッチング法でもよい。このＩＧＺＯ膜１５Ｆのエッチング工程により、ＩＧＺＯ膜１５Ｆは素子単位でアイソレーション化されるとともに、ＩＧＺＯ膜１５Ｆからなる活性層１５が形成される。
このとき、ストッパ層１６は、チャネル領域に位置するＩＧＺＯ膜１５Ｆのエッチング保護膜として機能する。これにより、活性層１５のチャネル領域は、ＩＧＺＯ膜１５Ｆのエッチング工程によっては影響を受けることはない。
ＩＧＺＯ膜１５Ｆのパターニング後、レジストマスク１８はアッシング処理等によってソース／ドレイン電極１７から除去される（図３（Ｄ））。
次に、図４（Ａ）に示すように、基材１０の表面に、ソース／ドレイン電極１７、ストッパ層１６、活性層１５、ゲート絶縁膜１４を被覆するように保護膜１９が形成される。
保護膜１９は、活性層１５を含むトランジスタ素子を外気から遮断することで、所定の電気的、材料的特性を確保するためのものである。保護膜１９としては、典型的には、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮｘ）等の酸化膜又は窒化膜で構成され、例えば、ＣＶＤ法、スパッタリング法によって形成される。保護膜１９の厚さは特に限定されず、例えば、２００ｎｍ〜５００ｎｍである。
続いて、図４（Ｂ）〜（Ｄ）に示すように、保護膜１９にソース／ドレイン電極１７と連通するコンタクトホール１９ａを形成する。この工程は、保護膜１９の上にレジストマスク２０を形成する工程（図４（Ｂ））と、レジストマスク２０の開口部２０ａから露出する保護膜１９をエッチングする工程（図４（Ｃ））と、レジストマスク２０を除去する工程（図４（Ｄ））とを有する。
コンタクトホール１９ａの形成は、ドライエッチング法が採用されるが、ウェットエッチング法が採用されてもよい。また、図示は省略しているが、任意の位置にソース電極１７Ｓと連絡するコンタクトホールも同様に形成される。
次に、図５（Ａ）〜（Ｄ）に示すように、コンタクトホール１９ａを介してソース／ドレイン電極１７にコンタクトする透明導電膜２１を形成する。この工程は、透明導電膜２１Ｆを形成する工程（図５（Ａ））と、透明導電膜２１Ｆの上にレジストマスク２２を形成する工程（図５（Ｂ））と、レジストマスク２２で覆われていない透明導電膜２１Ｆをエッチングする工程（図５（Ｃ））と、レジストマスク２０を除去する工程（図５（Ｄ））とを有する。
透明導電膜２１Ｆは、典型的には、ＩＴＯ膜やＩＺＯ膜で構成され、例えば、スパッタ法、ＣＶＤ法によって形成される。透明導電膜２１Ｆのエッチングは、ウェットエッチング法が採用されるが、これに限られず、ドライエッチング法が採用されてもよい。
図５（Ｄ）に示す透明導電膜２１の形成されたトランジスタ素子１００は、その後、活性層１５の構造緩和を目的としたアニール工程が実施される。これにより、活性層１５に所期のトランジスタ特性が付与される。
以上のようにして、電界効果型トランジスタが作製される。
本実施の形態においては、活性層１５を構成するＩＧＺＯ膜１５Ｆは、基材１０を所定温度に加熱した状態で成膜される。このように加熱成膜されたＩＧＺＯ膜１５Ｆは、無加熱で成膜されたＩＧＺＯ膜と比較して、内部ひずみや膜中の欠陥が少ない。加熱成膜したＩＧＺＯ膜１５Ｆを活性層１５として構成することにより、無加熱で成膜した活性層と比較して、優れたトランジスタ特性（オン電流特性、オフ電流特性、オンオフ電流比など）を得ることができる。
本発明者らは、加熱温度１００℃でスパッタ成膜した活性層（サンプル１）と、加熱温度２００℃でスパッタ成膜した活性層（サンプル２）と、無加熱でスパッタ成膜した活性層（サンプル３）のそれぞれの電流特性（オン電流値、オフ電流値）を測定した。図６にその実験結果を示す。図中横軸は、成膜時の酸素分圧、縦軸は電流値である。また、図中「●」はサンプル１のオン電流値、「○」はサンプル１のオフ電流値、「◆」はサンプル２のオン電流値、「◇」はサンプル２のオフ電流値、「▲」はサンプル３のオン電流値、「△」はサンプル３のオフ電流値である。
サンプル１、サンプル２及びサンプル３の成膜条件は、活性層の成膜時の基板温度のみ異なり、サンプル１を１００℃、サンプル２を２００℃、サンプル３を室温とした。スパッタリングカソードの電力は０．６ｋＷ（ＤＣ）、活性層の成膜雰囲気はＡｒと酸素の混合ガスで、アルゴン分圧は一定で０．７４Ｐａ（流量：２３０ｓｃｃｍ）とした。なお、基板温度は、基板に取り付けた熱電対の出力に基づいて測定した。
図７は、サンプル１〜３の構成を模式的に示す断面図である。サンプル１〜３に係るトランジスタ素子は、ゲート電極３１としてのｐ型シリコン基板と、ゲート絶縁膜３２としてのシリコン窒化膜と、活性層３３としてのＩＧＺＯ膜と、ソース／ドレイン電極３４Ｓ、３４Ｄとしてのアルミニウム膜の積層構造からなる。ゲート絶縁膜３２はＣＶＤ法で形成され、その膜厚は３５０ｎｍとされた。活性層３３は、スパッタリング法で形成され、その膜厚は５０ｎｍとされた。
この種のトランジスタ素子は、ゲート電極３１に印加する電圧を制御することによって、ソース電極３４Ｓとドレイン電極３４Ｄの間を流れる電流（ソース−ドレイン電流Ｉｄｓ）の大きさを制御するスイッチング素子として機能する。特に、ゲート−ソース間に作用する電界の大きさで活性層内のキャリア分布を変化させることでソース−ドレイン間の電流を制御するという動作原理から、この種のトランジスタ素子は電界効果型トランジスタと呼ばれている。
図６に示す実験結果は、活性層３３の成膜直後における電流特性であり、アニール処理は施されていない。また、サンプル１、サンプル２及びサンプル３の各々の素子寸法及び、電気特性の評価用回路の構成はいずれも同一とした。オン電流値は、ゲート電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）以上のときのソース−ドレイン電流（Ｉｄｓ）の大きさを意味する。オフ電流値は、ゲート電圧（Ｖｇｓ）が閾値電圧以下のときのソース−ドレイン電流（Ｉｄｓ）の大きさを意味する。一般に、トランジスタ特性としては、オン電流値が高くオフ電流値が低い、あるいは、オン電流値／オフ電流値が高いことが要求される。
図６の結果に示すように、サンプル１、サンプル２及びサンプル３について、オン電流値及びオフ電流値が成膜雰囲気中の酸素分圧に依存することが確認された。特に、サンプル１〜３の何れについても、酸素分圧が低いほどオン電流値及びオフ電流値が高いという傾向が確認された。
サンプル１及びサンプル２とサンプル３とを比較すると、加熱成膜された活性層を有するサンプル１及びサンプル２は、無加熱で成膜された活性層を有するサンプル３に比べて、オン電流値が向上している。これは、活性層を加熱成膜することで、活性層中のひずみ及び欠陥を少なくすることができ、その結果、キャリア（電子、ホール）の移動度を向上させることができたためであると考えられる。
また、サンプル１は、酸素分圧の増加に従いオフ電流値も低下する傾向が顕著に現れ、特に、酸素分圧が０．２８Ｐａのときにオフ電流値を１．０×１０−14（Ａ）にまで低下することが確認された。酸素分圧の増加に従い、活性層の絶縁性が高まる結果、オフ電流値の低下をもたらすためであると考えられる。
さらに、サンプル１とサンプル２とを比較すると、オン電流値及びオフ電流値は、酸素分圧が０．０２Ｐａのとき、サンプル１の方がサンプル２よりも高いが、酸素分圧が０．０３Ｐａ〜０．２８Ｐａのとき、サンプル１よりもサンプル２の方が高いことが確認された。サンプル１とサンプル２との間におけるオン／オフ電流の大きさの違いは、成膜時の加熱温度の違いによるものである。少なくとも実験した酸素分圧の条件下（０．０２Ｐａ以上０．２８Ｐａ以下）において、サンプル１及びサンプル２によれば、無加熱で活性層を成膜したサンプル３に比べて、電流特性及びオンオフ電流比を改善できることが確認された。
以上のように、Ｉｎ−Ｇａ−Ｚｎ−Ｏ組成を有する活性層を加熱成膜することで、無加熱で成膜する場合と比較して、オン電流値を向上させることができる。ここではスパッタ時の成膜温度が１００℃及び２００℃である場合を例に挙げて説明した。しかし、加熱温度は上記の例に限られず、例えば、１００度未満、あるいは１００℃超〜２００℃未満、あるいは２００℃を超える温度でもよい。すなわち、要求されるトランジスタ特性に応じて、加熱温度を適宜設定することができる。
一方、活性層１５を加熱雰囲気でスパッタ成膜することによって、その後のアニール工程において高いアニール効果を得ることができる。アニール処理は、成膜直後の活性層のトランジスタ特性の向上を図る目的で実施される。加熱成膜した活性層１５は、無加熱で成膜した活性層と比較して、内部ひずみや欠陥が少ないため、外部からの熱印加に対して高い敏感性を示し、これがアニール処理の低温化を促進する。
図８は、図６及び図７を参照して説明したサンプル１、サンプル２及びサンプル３について、それぞれのアニール処理前後のオンオフ電流比を測定した実験結果である。評価に用いたサンプルは、酸素分圧０．２８Ｐａで活性層をスパッタ成膜したサンプルを用いた。アニール温度は、２００℃、３００℃及び４００℃とされ、アニール処理の雰囲気はいずれも大気中でそれぞれ１５分とされた。図中「●」はサンプル１のオンオフ電流比、「◆」はサンプル２のオンオフ電流比、「▲」はサンプル３のオンオフ電流比である。
無加熱で活性層をスパッタ成膜したサンプル３に関しては、４００℃のアニール条件で７桁を超えるオンオフ電流比が得られた。これに対して、１００℃及び２００℃で活性層をスパッタ成膜したサンプル１及びサンプル２に関しては、３００℃のアニール条件で８桁に達するオンオフ電流比が得られた。
図８の実験結果から、サンプル１及びサンプル２の場合、サンプル３と同等以上のオンオフ電流比を得るのに必要なアニール処理温度をサンプル３よりも１００℃以下の温度にまで低下させることができる。このことから、加熱成膜した活性層は、成膜直後において膜中にひずみや欠陥が少ないことに起因して、外部の熱負荷に対して高い追従性をもって原子が拡散する。したがって、比較的低温の熱負荷に対しても良好なトランジスタ特性が得られるようになる。
特に、サンプル１及びサンプル２によれば、サンプル３よりも低温の条件で良好なトランジスタ特性が得られることから、基材や活性層以外の他の機能膜（電極膜、絶縁膜）の耐熱性によってアニール処理温度が制限されるような場合でも、目的とするトランジスタ特性が得られやすいという利点がある。
なお、サンプル１及びサンプル２において、３００℃を超える高温でアニール処理することで更なるオンオフ電流比の向上を図ることが可能である。したがって、素子の耐熱性等に鑑みて、無加熱成膜時のアニール条件と同等の条件でアニール処理することによって、更なる特性向上を図ることができる。例えば、アニール温度は、３００℃以上４００℃未満とすることができる。また、アニール温度の上限を３５０℃とすることにより、ゲート電極がアルミニウムで形成される場合に問題となるヒロック（表面に形成される微細突起のこと）等の欠陥の発生を効果的に抑制することができる。
以上、本発明の実施の形態について説明したが、勿論、本発明はこれに限定されることはなく、本発明の技術的思想に基づいて種々の変形が可能である。
例えば以上の実施の形態では、ゲート電極が活性層の下層側に形成されたボトムゲート型の電界効果型トランジスタの製造方法を例に挙げて説明したが、これに限らず、ゲート電極が活性層の上層側に形成されたトップゲート型の電界効果型トランジスタの製造方法にも本発明は適用可能である。
また、以上の実施の形態では、活性層１５（ＩＧＺＯ膜１５Ｆ）の成膜温度を１００℃以上とし、成膜後のアニール処理温度を３００℃としたが、これに限られず、要求される素子のトランジスタ特性に応じて成膜温度及びアニール温度は適宜変更することが可能である。
１０…基材
１１…ゲート電極
１４…ゲート絶縁膜
１５…活性層
１６…ストッパ層
１７（１７Ｓ、１７Ｄ）…ソース／ドレイン電極
１９…保護膜
１１…ゲート電極
１４…ゲート絶縁膜
１５…活性層
１６…ストッパ層
１７（１７Ｓ、１７Ｄ）…ソース／ドレイン電極
１９…保護膜
Claims (6)
- 基材を加熱しながら、前記基材の上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系組成を有する活性層をスパッタリング法によって形成し、
前記形成した活性層をアニールする
電界効果型トランジスタの製造方法。 - 請求項１に記載の電界効果型トランジスタの製造方法であって、
前記活性層を形成する工程は、前記活性層を１００℃以上の温度に加熱しながら成膜することを含む
電界効果型トランジスタの製造方法。 - 請求項２に記載の電界効果型トランジスタの製造方法であって、
前記活性層をアニールする工程は、前記基材を３００℃以上の温度に加熱することを含む
電界効果型トランジスタの製造方法。 - 請求項１に記載の電界効果型トランジスタの製造方法であって、
前記活性層を形成する工程は、前記活性層を酸化性ガスとの反応性スパッタリング法によって成膜することを含む
電界効果型トランジスタの製造方法。 - 請求項１に記載の電界効果型トランジスタの製造方法であって、
前記基材はゲート電極を含み、
前記活性層を形成する前に、前記ゲート電極を被覆するゲート絶縁膜をさらに形成する
電界効果型トランジスタの製造方法。 - 請求項５に記載の電界効果型トランジスタの製造方法であって、さらに、
前記活性層を被覆する保護膜を形成し、
前記活性層にコンタクトするソース電極及びドレイン電極を形成する
電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010524761A JP5291105B2 (ja) | 2008-08-15 | 2009-08-17 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008209277 | 2008-08-15 | ||
| JP2008209277 | 2008-08-15 | ||
| PCT/JP2009/064376 WO2010018875A1 (ja) | 2008-08-15 | 2009-08-17 | 電界効果型トランジスタの製造方法 |
| JP2010524761A JP5291105B2 (ja) | 2008-08-15 | 2009-08-17 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2010018875A1 true JPWO2010018875A1 (ja) | 2012-01-26 |
| JP5291105B2 JP5291105B2 (ja) | 2013-09-18 |
Family
ID=41669011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010524761A Active JP5291105B2 (ja) | 2008-08-15 | 2009-08-17 | 電界効果型トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP5291105B2 (ja) |
| KR (1) | KR101260147B1 (ja) |
| CN (2) | CN102165569B (ja) |
| TW (1) | TWI498970B (ja) |
| WO (1) | WO2010018875A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9546416B2 (en) * | 2010-09-13 | 2017-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming crystalline oxide semiconductor film |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102906882B (zh) * | 2010-05-21 | 2015-11-25 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| WO2011145634A1 (en) * | 2010-05-21 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5739257B2 (ja) | 2010-08-05 | 2015-06-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR102424181B1 (ko) | 2010-12-17 | 2022-07-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 재료 및 반도체 장치 |
| KR101459502B1 (ko) * | 2011-07-13 | 2014-11-07 | 어플라이드 머티어리얼스, 인코포레이티드 | 박막 트랜지스터 디바이스들을 제조하는 방법들 |
| CN102683193B (zh) * | 2012-03-30 | 2014-07-23 | 京东方科技集团股份有限公司 | 晶体管的制作方法、晶体管、阵列基板以及显示装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006051994A2 (en) * | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Light-emitting device |
| JP4732080B2 (ja) * | 2005-09-06 | 2011-07-27 | キヤノン株式会社 | 発光素子 |
| JP4560502B2 (ja) * | 2005-09-06 | 2010-10-13 | キヤノン株式会社 | 電界効果型トランジスタ |
| JP5198066B2 (ja) * | 2005-10-05 | 2013-05-15 | 出光興産株式会社 | Ｔｆｔ基板及びｔｆｔ基板の製造方法 |
| JP5244295B2 (ja) * | 2005-12-21 | 2013-07-24 | 出光興産株式会社 | Ｔｆｔ基板及びｔｆｔ基板の製造方法 |
| JP4999400B2 (ja) * | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP5127183B2 (ja) * | 2006-08-23 | 2013-01-23 | キヤノン株式会社 | アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法 |
| TWI478347B (zh) * | 2007-02-09 | 2015-03-21 | Idemitsu Kosan Co | A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device |
-
2009
- 2009-08-17 WO PCT/JP2009/064376 patent/WO2010018875A1/ja active Application Filing
- 2009-08-17 KR KR1020117003050A patent/KR101260147B1/ko active IP Right Grant
- 2009-08-17 TW TW098127552A patent/TWI498970B/zh active
- 2009-08-17 CN CN200980137848.6A patent/CN102165569B/zh active Active
- 2009-08-17 CN CN201610010064.9A patent/CN105575803B/zh active Active
- 2009-08-17 JP JP2010524761A patent/JP5291105B2/ja active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9546416B2 (en) * | 2010-09-13 | 2017-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming crystalline oxide semiconductor film |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102165569A (zh) | 2011-08-24 |
| TWI498970B (zh) | 2015-09-01 |
| KR101260147B1 (ko) | 2013-05-02 |
| KR20110028392A (ko) | 2011-03-17 |
| JP5291105B2 (ja) | 2013-09-18 |
| CN105575803A (zh) | 2016-05-11 |
| CN102165569B (zh) | 2016-08-03 |
| WO2010018875A1 (ja) | 2010-02-18 |
| TW201017756A (en) | 2010-05-01 |
| CN105575803B (zh) | 2018-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5417332B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP5099740B2 (ja) | 薄膜トランジスタ | |
| JP5291105B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP5552440B2 (ja) | トランジスタの製造方法 | |
| KR20070102939A (ko) | 비정질 ＺｎＯ계 ＴＦＴ | |
| WO2016008226A1 (zh) | 薄膜晶体管及其制备方法、阵列基板和显示设备 | |
| WO2010098101A1 (ja) | トランジスタ、トランジスタの製造方法及びその製造装置 | |
| CN102157564A (zh) | 顶栅金属氧化物薄膜晶体管的制备方法 | |
| Zhang et al. | Self-aligned top-gate amorphous InGaZnO TFTs with plasma enhanced chemical vapor deposited sub-10 nm SiO 2 gate dielectric for low-voltage applications | |
| JP2012028481A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| Lee et al. | A three-mask-processed coplanar a-IGZO TFT with source and drain offsets | |
| WO2018223476A1 (zh) | 铟镓锌氧化物薄膜晶体管的制作方法 | |
| WO2010098100A1 (ja) | トランジスタ、トランジスタの製造方法及びその製造装置 | |
| JP5569780B2 (ja) | 薄膜トランジスタの製造方法 | |
| Zhou et al. | Reactively-sputtered AlOx passivation layer for self-aligned top-gate amorphous InGaZnO thin-film transistors | |
| JP6613314B2 (ja) | 薄膜トランジスタ、酸化物半導体膜及びスパッタリングターゲット | |
| WO2021134422A1 (zh) | 一种薄膜晶体管的制作方法 | |
| JP2020004913A (ja) | 半導体装置の製造方法 | |
| KR101139185B1 (ko) | 산화물 반도체 박막의 형성 방법, 산화물 반도체 트렌지스터, 및 산화물 반도체 트렌지스터의 형성 방법 | |
| Zhou et al. | Fully Self-Aligned Homojunction Bottom-Gate Amorphous InGaZnO TFTs with Al Reacted Source/Drain Regions | |
| Jiang et al. | Dependence of the Electrical Behavior of an Indium-Gallium-Zinc Oxide Thin-Film Transistor on the Process Condition of Plasma-Based Fluorination | |
| TWI636507B (zh) | 薄膜電晶體的製造方法 | |
| KR101303428B1 (ko) | 산화물 박막트랜지스터 소자 및 그의 제조방법 | |
| JP2013172031A (ja) | 半導体装置及びその製造方法 | |
| Li et al. | Analysis of Von Shift Phenomenon on Indium-Gallium-Zinc Oxide Thin-Film Transistors with Thermal-Induced Source/Drain Regions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121126 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130423 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130502 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130521 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130606 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5291105 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |