JPWO2009153838A1

JPWO2009153838A1 - 受信装置

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Publication number: JPWO2009153838A1
Application number: JP2010517554A
Authority: JP
Inventors: 拓司山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-06-20
Filing date: 2008-06-20
Publication date: 2011-11-17
Anticipated expiration: 2028-06-20
Also published as: WO2009153838A1; US8619915B2; US20110085621A1; JP4656260B2

Abstract

（課題）本発明の目的は、基準電圧の補正量の決定にディジタル信号処理をもちいることにより、回路の製造ばらつきや使用環境による影響をうけにくい受信装置を提供することである。（解決手段）上記の課題を解決するため、受信装置は、入力差動データを増幅し出力差動データを出力する第一増幅器と、該出力差動データの第１正相成分および第１逆相成分に基づいて、該出力差動データの周期に対応した差動クロックを生成するクロック生成部と、該差動クロックの立上りまたは立下りのいずれか一方に対する、該第１正相成分と該第１逆相成分とのクロスポイントの位相の進みまたは遅れに応じて、第１論理値または第２論理値を判定信号として出力する判定部と、該判定信号の値が、該第１論理値となっている時間と該第２論理値となっている時間との差分値を検知信号として出力する検知部と、該検知信号に応じて該入力差動データの第２正相成分および第２逆相成分の基準電圧を補正する補正部とを有する。【選択図】図１

Description

本発明は、差動データを受信する受信装置に関する。

ディジタル信号の高速伝送において、差動信号伝送が一般的に行われる。差動信号の振幅は受信時において非常に小さい場合がある。そのため差動信号の受信装置では増幅器により信号を増幅した後にクロック生成部によって生成されるクロック信号を用いて論理値を識別する。クロック生成部として、たとえばクロックデータリカバリ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ：ＣＤＲ）が用いられる。ＣＤＲは入力された差動データ信号に基づいてクロックを生成し、当該クロックの立上りまたは立下りのタイミングで差動信号の論理を識別する。

差動信号の論理の識別は、一方の差動信号電圧値を基準とした他方の差動信号電圧値の差分値を求めることにより行う。増幅器における素子の製造ばらつき等により一方の差動信号の基準電圧に対し他方の基準電圧にずれが生じると、差動信号の論理の識別に必要な十分な差分値が得られないタイミングが発生し、差動信号の論理が正しく識別できなくなる。ここで基準電圧とはそれぞれの差動信号の電圧振幅の中心値をいう。またそれぞれの差動信号の基準電圧の差分をオフセットという。

差動信号における正相成分と逆相成分との最大振幅値が同一となるように増幅器の出力信号の基準電圧を補正するオフセット補償装置を付加することによりクロック生成部による識別度の向上を図る技術が知られている。オフセット補償装置はアナログ回路である。アナログ回路は電源ノイズなどのノイズの影響を受けやすい。オフセット補償装置がノイズの影響を受けると基準電圧の補正量にばらつきが生じる。
特開平０５−２１８７７３号公報

本発明の目的は、基準電圧の補正量の決定にディジタル信号処理をもちいることにより、アナログ回路を使用した場合に生じる基準電圧の補正量のばらつきを抑えた受信装置を提供することである。

上記の課題を解決するため、受信装置は、入力差動データを増幅し出力差動データを出力する第一増幅器と、該出力差動データの第１正相成分および第１逆相成分に基づいて、該出力差動データの周期に対応した差動クロックを生成するクロック生成部と、該差動クロックの立上りまたは立下りのいずれか一方に対する、該第１正相成分と該第１逆相成分とのクロスポイントの位相の進みまたは遅れに応じて、第１論理値または第２論理値を判定信号として出力する判定部と、該判定信号の値が、該第１論理値となっている時間と該第２論理値となっている時間との差分値を検知信号として出力する検知部と、該検知信号に応じて該入力差動データの第２正相成分および第２逆相成分の基準電圧を補正する補正部とを有する。
（発明の効果）
実施形態によれば、アナログ回路を使用した場合に生じる基準電圧補正量のばらつきを抑えた基準電圧補正をすることができる。

受信装置のブロック図クロック生成部のブロック図位相検出部の動作波形図判定部の構成図判定部に入力されるデータおよびクロックの波形図検知部の構成図検知部のタイミングチャート図補正部の回路図補正部の回路図受信装置のブロック図

符号の説明

１００増幅器
１０２ａクロック生成部
１０４判定部
１０６検知部
１０８補正部
１１０、１１１接続点
１５２、１５３データ信号
１５４、１５５データ信号
１５６、１５７クロック
１５８、１５９判定信号
１６０、１６１検知信号
５００、５０２セレクタ
５０４加算器
５０６レジスタ
５０８、５１０検出器
６１２（ｎ）、６１６（ｎ）電流源
６１０（ｎ）、６１４（ｎ）ＭＯＳトランジスタ
６２０、６２２電流源群
９００、９０２積分回路

以下、本発明の実施の形態について説明する。

図１は本実施の形態における受信装置のブロック図である。受信装置は増幅器１００、クロック生成部１０２、判定部１０４、検知部１０６、補正部１０８を有する。また、補正回路は検知部１０６、補正部１０８を有する。

増幅器１００は入力されたデータ１５０、１５１からなる差動データ信号を電圧増幅し、データ１５２、１５３からなる差動データ信号を出力する。差動信号は互いに逆相関係にある正相成分および逆相成分の信号を有する。

クロック生成部１０２は差動データ信号の正相成分および逆相成分に基づいて差動データの周期に対応した差動クロックの正相成分および逆相成分を生成する。本実施例では、クロック生成部１０２はデータ信号１５２、１５３からなる差動データ信号に基づいて、差動データ信号送出の基本クロックであるデューティー比が５０％のクロック１５６、１５７からなる差動クロックを生成する。信号１５４、１５５はクロック１５６、１５７からなる差動クロックに同期させた差動データ信号である。

判定部１０４はクロック生成部１０２で生成した差動クロックの正相成分であるクロック１５６の立下りまたは立下りのいずれか一方に対する、データ信号１５２、１５３のクロスポイントの位相の進みまたは遅れに応じてハイまたはロウの論理値を判定信号として出力する。ここでクロスポイントは、信号１５２と１５３との電圧値の大小関係が逆転するタイミングのことである。本実施例において判定部１０４は、クロック１５６の立下りに対してクロスポイントの位相が進んでいるときは“１”を、位相が遅れているときは“０”を判定信号１５８として出力し続ける。判定信号１５９は判定信号１５８の逆相成分である。本実施例においてクロック１５６の立下りを基準に位相の進みまたは遅れを判定しているが、クロック１５６の立上りを基準に判定するように設計しても良い。例えば判定部１０４に入力するクロック１５６を振幅反転することによりクロックの立上りを基準に判定することが可能となる。

検知部１０６は判定部１０４から判定信号１５８、１５９がハイおよびロウとなっている時間を周期的に計量し、ロウとなっている時間とハイとなっている時間との差分値を検知信号１６０、１６１として出力する。より具体的には、例えば検知部１０６は判定部１０４から判定信号１５８の論理信号“１”または“０”が出力されている時間を一定周期でカウントし、カウント値を決定する。これにより位相が進んでいる時間または遅れている時間をカウント値というディジタル値に変換することができる。検知部１０６はカウント値を検知信号１６０、１６１として出力する。

補正部１０８は入力された検知信号１６０、１６１に応じて差動データの正相成分１５０および逆相成分１５１の基準電圧を補正する。補正部１０８は配線１６２、１６３により接続点１１０、１１１に接続される。補正部１０８を接続することにより抵抗１０、１１を流れる電流が増加し、データ信号１５０、１５１からなる差動データ信号の基準電圧が下がる。この結果データ信号１５０、１５１のクロスポイントの位相が変化する。

増幅器１００はデータ信号１５０、１５１からなる差動データ信号とデータ信号１５２、１５３からなる差動データ信号とをインピーダンス分離する。これにより、増幅器１００の出力側に接続されたクロック生成部１０２ａや判定部１０４等の入力インピーダンスが補正部１０８の動作に影響を与えなくすることができる。これにより補正部１０８によるデータ信号１５０、１５１の基準電圧の補正精度を向上させることができる。

上記の受信装置によれば、検知部１０６から出力されるディジタル信号に基づいて基準電圧補正を行うことができる。これにより、基準電圧補正にアナログ回路を使用した場合に生じる基準電圧の補正量のばらつきを抑えることが可能となる。

図２はクロック生成部１０２のブロック図である。クロック生成部１０２は位相検出部２４０、帰還部９２０、および発振器９１２を有する。クロック生成部１０２は入力されたデータ信号１５２、１５３からなる差動データ信号に基づいてクロック１５６、１５７からなる差動クロックを生成する。クロック生成部１０２はクロック１５６、１５７からなる差動クロックに同期した信号１５４、１５５からなる差動データ信号を出力する。

位相検出部２４０はレジスタ２００、レジスタ２０２、ＸＯＲ回路２０４、およびＸＯＲ回路２０６を有する。本実施例における位相検出部２４０は位相―ディジタル変換器（Ｈｏｇｇｅ−Ｄｅｔｅｃｔｏｒ）と呼ばれる。位相検出部２４０はクロック１５６の半周期のパルス幅を有する信号２２０、およびクロック１５６とデータ信号１５２との立ち上がりのタイミングのずれをパルス幅とする信号２１８を出力する。

レジスタ２００はデータ信号１５２、１５３からなる差動データ信号を入力とし、クロック生成部１０２の内部で生成されたクロック１５６の論理が“１”となるタイミングで信号１５４、１５５からなる差動信号を出力する。

レジスタ２０２は信号１５４、１５５からなる差動信号を入力とし、クロック１５７の論理が“１”となるタイミングで信号２１６、２１７からなる差動信号を出力する。

ＸＯＲ回路２０４は信号１５２、１５３からなる差動信号および信号１５４、１５５からなる差動データ信号を入力とし、その排他的論理和の正相成分である信号２１８を出力する。ＸＯＲ回路２０６は信号１５４、１５５からなる差動信号および信号２１６、２１７からなる差動信号を入力とし、その排他的論理和の正相成分である信号２２０を出力する。ＸＯＲ回路２０４、２０６の出力信号は差動信号であるが、そのうち一方のみを帰還部９２０に入力する
帰還部９２０は積分回路９００、９０２、加算部９０５、および増幅器９１０を有する。帰還部９２０は、信号２１８、２２０を入力とし、信号９１４を出力する。帰還部９２０は位相検出部２４０が出力する信号２１８と信号２２０とのパルス幅の違いを電圧値に変換し出力する。

積分回路９００は信号２１８とグランドとの間に接続された容量素子を有する。積分回路９００は容量素子により信号２１８の直流成分を充電し、その充電された電圧値を信号９０４として出力とする。積分回路９０２は信号２２０を入力とし、その信号の直流成分を充電し、その充電された電圧値を信号９０６として出力する。

信号２２０はクロック１５６と同一のパルス幅を有している。したがって積分回路９０２の出力信号９０６の振幅は、クロック１５６の周波数に応じて変化する。これに対し信号２１８のパルス幅は、信号１５２とクロック１５６との立上りの位相差により決まる。したがって積分回路９００の出力信号９０４の振幅は、信号１５２に対するクロック１５６の位相差に応じて変化する。

加算部９０５は信号９０４および信号９０６を入力とし、その電圧振幅の差分値を信号９０８として出力する。

増幅器９１０は信号９０４と９０６との差分信号９０８を増幅し信号９１４を出力する。増幅器９１０は差分信号９０８の振幅が０Ｖの時は０Ｖを出力するようにしてもよいし、一定の電圧値を出力するようにしてもよい。

発振器９１２は信号９１４を入力とし、信号９１４の電圧振幅に応じた周波数を有するクロック１５６、１５７からなる差動クロックを出力する。発振器９１２は、信号９０８の電圧振幅が正の値の場合は、信号２１８のパルス幅が小さくなるようにクロック周波数を高くする。また、信号９０８の電圧振幅が負の場合は、信号２１８のパルス幅が大きくなるようにクロック周波数を低くする。また発振器９１２は信号９１２によりクロック１５６、１５７からなる差動クロックの周波数のみならず位相も変化させる。

このような帰還制御により、信号９０８の電圧振幅が０Ｖとなるようにクロック周波数を決定する。信号９０８の電圧振幅が０Ｖのとき信号２１８と信号２２０のパルス幅は等しくなる。そうすると、データ信号１５２、１５３からなる差動データ信号を送出している基本クロックとクロック１５６、１５７からなる差動クロックは同一の周期を持つこととなる。

また、信号２１８および２２０のパルス幅は、クロック１５６の周期の１／２である。よってクロック１５６が“１”となるタイミングすなわち信号１５２をサンプリングするタイミングは、信号１５２の立上りからクロック１５６の半周期後となる。これによりクロック１５６は信号１５２を確実にサンプリングすることができる。

図３はクロック生成部１０２ａを構成する位相検出部２４０の動作波形図である。波形２５０（１）、２５０（２）は信号１５２の電圧波形である。波形２５０（２）は波形２５０（１）のクロスポイントでレベルが変わることを簡易的に表したものである。波形２５１はデータ信号１５３の電圧波形である。

波形２５２（１）、２５２（２）はクロック１５６の電圧波形である。クロック２５２（１）はクロック抽出開始時の初期クロック波形を表す。クロック２５２（２）はクロック生成完了時のクロック波形を表す。波形２５３（１）、２５３（２）はクロック１５７の電圧波形である。

波形２５４は信号１５４の電圧波形である。波形２５６は信号２１６の電圧波形である。波形２５８（１）、２５８（２）は信号２１８の電圧波形である。波形２５８（１）はクロック抽出開始時の信号２１８の波形を表す。波形２５８（２）はクロック生成完了時の信号２１８の波形を表す。波形２６０は信号２２０の電圧波形である。

波形２５８（１）と２６０を比較すると、一定周期内に同じ数のパルスが発生している。また、波形２５８（１）のパルス幅は波形２５０（２）に対する波形２５２（１）の遅延時間に等しい。波形２５８（１）の振幅の平均値が波形２５８（２）の通り波形２６０の振幅の平均値と等しくなると、波形２５８（２）の立下りは時間ＡとＢが等しいタイミング、時間ＣとＤが等しいタイミングとなる。波形２５８（２）の立下りのタイミングとクロックの立ち上がりのタイミングは同じなので、クロック波形の立上りは２５２（２）のとおりデータのクロスポイントＫとＬ、またはＬとＭの中間に等しくなる。ここでクロスポイントは、図３においては波形２５０（１）と２５１とが交差するタイミングである。

図４は判定部１０４の構成図である。図４の判定部１０４はマスタースレイブ型Ｄフリップフロップと呼ばれる。判定部１０４は１４個のＭＯＳトランジスタ３２０〜３３３を有する。判定部１０４はデータ信号１５２または１５３の基準電圧のずれにより生じたクロスポイントの位相変化において、クロック１５６の立下りに対しクロスポイントの位相が進んだ場合と遅れた場合とで異なる論理の信号を一定期間出力し続ける。

端子３００には端子３１２を基準として正の電源電圧を供給する。端子３１０には、フリップフロップ内部のカレントソースを構成するトランジスタ３２６、３３６の電流値を決定するための電圧を供給する。

トランジスタ３２０、３２１は差動増幅回路を構成する。論理“１”のデータ信号１５２が入力されると、トランジスタ３２４がオンする。このときクロック１５６の論理が“１”であり、クロック１５７の論理が“０”であるとする。トランジスタ３２０がオンし、トランジスタ３２１がオフするので、信号３５０の論理は“０”となり、信号３５１の論理は“１”となる。

トランジスタ３２２、３２３は正帰還ループを構成する。信号１５２の論理レベルが“１”から“０”に遷移し、信号１５３の論理レベルが“０”から“１”に遷移すると、トランジスタ３２４はオフし、トランジスタ３２５がオンする。このとき信号３５０、３５１の論理レベルがトランジスタ３２２、３２３に保持される。

トランジスタ３３０、３３１は差動増幅回路を構成する。いまトランジスタ３３４はオンしている。信号１５３の論理レベルが“１”であり、信号３５０の論理レベルが“０”、信号３５１の論理レベルが“１”なので、端子１５８には論理レベル“１”が、端子１５９には論理レベル“０”が出力される。

トランジスタ３３２、３３３は正帰還ループを構成する。信号１５３の論理レベルが“１”から“０”に遷移すると、トランジスタ３３４はオフする。このとき信号１５２の論理レベルが“０”から“１”に遷移し、トランジスタ３３５がオンする。トランジスタ３３２、３３３は端子１５８の信号を“１”に、端子１５９の信号を“０”に保持する。
このときトランジスタ３２４はオンしており、トランジスタ３２５はオフしている。このため、データ信号１５２の論理レベルが“０”から“１”となり、再び“０”から“１”になるまでの間は、クロック１５６、１５７のレベルにかかわらず、判定信号１５８の論理は“１”となり、判定信号１５９の論理は“０”となる。

図５A及び５Bは判定部１０４に入力されるデータ信号およびクロックの波形図である。

図５Ａは信号１５３の基準電圧が信号１５２の基準電圧よりも高くなっている場合のデータ信号１５２、１５３からなる差動データ信号とクロック１５６との関係である。波形４００は信号１５２の電圧波形、波形４０２は信号１５３の電圧波形である。波形４０４はクロック１５６の電圧波形である。前述の通り、クロック１５６の立上りはデータの波形である４００と４０２とのクロスポイント間の中心に等しい。よって、信号１５３の基準電圧が信号１５２の基準電圧よりも高い場合、クロスポイント間の中心Ｅから信号１５３の立上り時のクロスポイントＦまでの時間はクロック１５６の半周期よりも長くなる。この結果、クロック１５６を信号１５３の立上り時のクロスポイントでサンプリングすると常に“１”となる。

図５Ｂは信号１５２の基準電圧が信号１５３の基準電圧よりも高くなっている場合のデータ信号１５２、１５３からなる差動データ信号とクロック１５６との関係である。波形４１０は信号１５２の電圧波形、波形４１２は信号１５３の電圧波形である。波形４１４はクロック１５６の電圧波形である。信号１５３の基準電圧が信号１５２の基準電圧よりも低い場合、クロスポイント間の中心Ｇから信号１５３の立上り時のクロスポイントＨまでの時間はクロック１５６の半周期よりも短くなる。この結果、クロック１５６を信号１５３の立上り時のクロスポイントでサンプリングすると常に“０”となる。

したがって、判定部１０４の出力論理が“１”の場合、データ信号１５２の基準電圧がデータ信号１５３の基準電圧よりも高くなっており、出力論理が“０”の場合、データ信号１５２の基準電圧がデータ信号１５３の基準電圧よりも低くなっていると判断することがでる。別の表現をすれば、判定部１０４はクロック生成部１０２ａで生成したクロック１５６、１５７を基準として差動データ信号のクロスポイントの位相が進んでいる期間、または遅れている期間、位相の進みまたは遅れに応じた論理信号を出力することができる。

図６A、６B及び６Cは、検知部１０６の構成例であるアップダウンカウンタの構成図およびセレクタの真理値表である。

図６Ａにおいて、セレクタ５００は判定信号１５８、１５９の論理値に応じて、図６Ｂの真理値表にしたがって信号５２０を出力する。判定信号１５８の論理が“１”の場合、セレクタ５００から出力される信号５２０は“＋１”となる。ここで、“＋１”とは、後述する加算器５０４において十進数の１を加算するという意味であり、実際はｎビットの２進数として入力する。また、判定信号１５８の論理が“０”の場合、セレクタ５００から出力される信号５２０は“−１”となる。ここで、“−１”とは、加算器５０４において十進数の１を減算するという意味であり、実際は１の補数をｎビットの２進数として入力する。また、セレクタ５００に入力する数値は２ビットの２進数とし、加算器５０４に入力する前にｎビットに拡張してもよい。これにより、セレクタ５００、５０２の回路規模を小さくすることができる。

セレクタ５０２は信号５２０および信号５２２の値に応じて、図６Ｃの真理値表にしたがって信号５２４を出力する。セレクタ５０２は信号５２２の論理が“０”の場合は、信号５２０の内容を出力する。セレクタ５０２は信号５２２の論理が“１”の場合は、論理“０”を出力する。

加算器５０４は信号５２６のディジタル値に信号５２４のディジタル値を加算し信号５２８を出力する。レジスタ５０６はクロック５３０に応じてレジスタ５０６に保持されたカウント値を信号１６０（ｎ）としてｎビットで出力する。クロック５３０はクロック生成部１０２ａから出力されるクロック１５６、１５７を分周したものを用いてもよい。

検出器５０８はレジスタ５０６の出力ビットがすべて“０”の場合に“１”を出力する。検出器５１０は、レジスタ５０６の出力ビットがすべて“１”の場合に“１”を出力する。ＡＮＤ回路５１２は検出器５０８の出力と信号１５９との論理積を出力する。ＡＮＤ回路５１４は検出器５１０の出力と判定信号１５８との論理積を出力する。ＯＲ回路５１６はＡＮＤ回路５１２、５１４の論理和を出力する。

ＯＲ回路５１６の出力信号５２２をセレクタ５０２に入力することにより、レジスタ５０６で保持できるカウント値の最大値を上回るカウントアップ動作、および最小値を下回るカウントダウン動作を防止することができる。

以上の動作により、検知部１０６はクロックに対しデータのクロスポイントの位相が進んでいる時間または遅れている時間をカウント値というディジタル値に変換することができる。オフセット補正処理が完了すると、クロックに対するクロスポイントの位相の進みまたは遅れは均等に発生する。セレクタ５００には“＋１”と“−１”が同じ確率で入力されるため、検知部１０６のカウント値は増減しなくなる。レジスタ５０６はカウント値を記憶しているので、オフセット補正が完了した場合の検知部１０６の出力１６０（ｎ）の値は一定値となる。

図７は図６に示す検知部１０６のタイミングチャート図である。

波形５５０はクロック５３０の時間波形である。波形５５０の下に記載された“＋１”または“−１”は、セレクタ５００から出力される信号５２０である。波形５５２は判定信号１５８の時間波形であり、波形５５４は判定信号１５９の時間波形である。波形５５６（ｎ）は、レジスタ５０６から出力される信号１６０（ｎ）の各ビットの時間波形である。図７において、ｎ＝３として各ビットの時間波形を図示している。５５６（３）は最上位ビットの波形であり、５５６（１）は最下位ビットの波形である。

データ５５８はレジスタ５０６の出力値を１０進数で表したものである。データ５５８より、レジスタ５０６で保持できるカウント値の最大値“７”を上回るカウントアップ動作が防止されているのがわかる。

検知部１０６として積分回路を用いることもできる。積分回路は判定信号１５８、１５９が伝播する信号線とグランドとの間に容量素子を有する。判定部１０４から出力される論理は“１”か“０”に偏り、その電圧値は積分回路の容量素子に充電される。補正部１０８は、その充電された電圧値にしたがって基準電圧補正量を決定することができる。

図８は図６に示す検知部１０６を用いた場合の補正部１０８の回路図である。図１と同一部品には同一番号を付し、その説明を省略する。電流源群６２０、６２２はデータ信号１５０、１５１の基準電圧を補正する。電流源群６２０、６２２は接続点１１０、１１０でデータ信号１５０、１５１に接続される。電流源群６２０は複数の電流源６１２（１）〜６１２（ｎ）およびこの電流源６１２（１）〜６１２（ｎ）にそれぞれ直列接続されたＭＯＳトランジスタ６１０（１）〜６１０（ｎ）を有する。電流源群６２２は複数の電流源６１６（１）〜６１６（ｎ）およびこの電流源６１６（１）〜６１６（ｎ）にそれぞれ直列接続されたＭＯＳトランジスタ６１４（１）〜６１４（ｎ）を有する。

ＭＯＳトランジスタ６１０（１）〜６１０（ｎ）は接続点１１１に接続されている。ＭＯＳトランジスタ６１０（１）〜６１０（ｎ）の各々はスイッチとして動作し、信号１６０（ｎ）によりオンオフする。信号１６０（ｎ）は、図６に示す検知部１０６の出力である。

電流源６１２（１）〜６１２（ｎ）はそれぞれＭＯＳトランジスタ６１０（１）〜６１０（ｎ）に直列接続されている。これにより、検知部１０６のカウント値が大きいほど、接続点１１１に接続される電流源の数は増える。接続される電流源の数が増えるほど接続点１１１からグランドに流れる電流量は大きくなる。この結果抵抗１１に流れる電流が大きくなるため電圧降下が大きくなり、データ信号１５１の基準電圧が下がる。また、電流源６１２（ｎ）の電流値はｎが大きいほど大きくなるように設定してもよい。例えば電流源６１２（１）を基準にそれぞれの電流源の電流値を２倍ずつ大きくする。そうすると電流源６１２（１）の電流値が１ｍＡのとき、２ｍＡ、４ｍＡの電流源が出来る。これにより、接続点１１１に接続する電流源６１２（１）〜６１２（３）の組み合わせによって１ｍＡから７ｍＡまで１ｍＡずつ電流量を増加させることが出来る。

データ信号１５１の基準電圧が下がると増幅器１００の出力であるデータ信号１５３の基準電圧も下がる。これによりデータ信号１５２と１５３とのクロスポイントは位相が進む。この結果検知部１０６がカウントするカウント値は小さくなる。

ＭＯＳトランジスタ６１４（１）〜６１４（ｎ）は接続点１１０に接続されている。各ＭＯＳトランジスタ６１４（１）〜６１４（ｎ）は信号１６１（ｎ）によりオンオフする。信号１６１（ｎ）は検知部１０６である検知部１０６の出力信号１６０（ｎ）の各ビットを反転させた補数信号である。

電流源６１６（１）〜６１６（ｎ）はそれぞれＭＯＳトランジスタ６１４（１）〜６１４（ｎ）に直列接続されている。これにより、カウント値が小さいほど接続点１１０に接続される電流源６１６（ｎ）の数は増える。接続される電流源６１６（ｎ）の数が増えるほど接続点１１０からグランドに流れる電流量は大きくなる。この結果抵抗１０に流れる電流が大きくなるため電圧降下が大きくなり、データ信号１５０の基準電圧が下がる。また、電流源６１６（１）〜６１６（ｎ）の電流値は電流源６１２（１）〜６１２（ｎ）と同様に、ｎが大きいほど大きくなるように設定してもよい。電流源６１６（１）〜６１６（ｎ）の接続を検知信号１６０（ｎ）の補数である１６１（ｎ）で決定することにより、電流源６１２（１）〜６１２（ｎ）による電流量が増えるほど電流源６１６（１）〜６１６（ｎ）による電流量は減る。これにより電流源６１２（１）〜６１２（ｎ）、６１６（１）〜６１６（ｎ）の電流値の大きさの変化量をそれぞれ検知部１０６から出力される検知信号１６０（ｎ）の変化に応じて中間点が見出せるように設定することができる。

データ信号１５０の基準電圧が下がると増幅器１００の出力であるデータ信号１５２の基準電圧も下がる。これによりデータ信号１５２と１５３とのクロスポイントは位相が遅れる。この結果検知部１０６がカウントするカウント値は大きくなる。

以上の動作を繰り返すことにより、検知部１０６のレジスタ５０６に記憶されるカウント値は特定の値に収束する。この結果、補正部１０８は入力された検知信号１６０、１６１、すなわち検知部１０６で検知された信号の論理の発生度数が等しくなるように接続点１１０、１１１においてデータ信号１５０、１５１の基準電圧を決定することが出来る。なお、正確な基準電圧の補正のために電流源６１６（ｎ）の電流値と電流源６１２（ｎ）の電流値は同一にするのが望ましい。本実施形態によればアナログ回路を用いずに基準電圧を変更することが出来るため、アナログ回路を使用した場合に生じる基準電圧補正量のばらつきを生じることなく、正確な基準電圧補正をすることが出来る。

図９Ａ、９Ｂ及び９Cは、検知部１０６が積分回路の場合の補正部１０８の回路図である。図９Ａおよび図９Ｂはチャージポンプ回路である。図９Ｃは、チャージポンプ回路の出力に基づいて差動データ信号の基準電圧を補正する回路である。

図９Ａにおいて、スイッチ７００は検知部１０６から出力される検知信号１６０が“１”のときオンし、スイッチ７０２は、検知信号１６１が“１”のときオンする。検知信号１６０として“１”が出力されている場合、図９Ａにおいてスイッチ７００はオンし、スイッチ７０２はオフする。

抵抗素子７０４、容量素子７０６、７０８はラグリードフィルタを構成している。ラグリードフィルタとは、積分回路に抵抗素子および容量素子の直列回路を付加することにより、出力信号の位相回転を防止したものである。スイッチ７００がオンすると、容量素子７０６、７０８に電荷が蓄積され、端子７１０の電位は高くなる。抵抗素子７０４および容量素子７０６は低周波領域のカットオフ周波数を決めている。したがって、当該カットオフ周波数が検知信号１６０、１６１の基本周波数よりも小さくなるように抵抗素子７０４および容量素子７０６の値を設定する。カットオフ周波数は、抵抗素子の抵抗値をＲ、容量素子の容量値をＣとすると、１／（Ｒ×Ｃ）によりあらわされる。

図９Ｂにおいて、スイッチ７２０は検知部１０６から出力される検知信号１６０が“０”のときオンし、スイッチ７０２は、検知信号１６１が“０”のときオンする。検知信号１６０として“１”が出力されている場合、図９Ｂにおいてスイッチ７２０はオフし、スイッチ７２２はオンする。

抵抗素子７２４、容量素子７２６、７２８はラグリードフィルタを構成している。スイッチ７２２がオンすると、容量素子７２６、７２８に蓄積された電荷は放電され、端子７３０の電位は低くなる。

図９Ｃにおいて、図１と同一部材には同一番号を付し、その説明を省略する。データ信号１５３の基準電圧が信号１５２の基準電圧よりも高くなっている場合、検知部１０６から出力される検知信号１６０の論理は“１”となる。このとき、図９Ａより端子７１０の電位は高くなり、図９Ｂの端子７３０の電位は低くなる。これによりトランジスタ７４０はオフし、トランジスタ７４２はオンする。この結果、接続点１１１に接続されたデータ信号１５１の基準電圧は電流源７５０によって低くなる。信号１５３は信号１５１を増幅器１００により増幅した信号なので、信号１５１の基準電圧補正に応じて、信号１５３の基準電圧が低くなるように補正される。

一方、信号１５２の基準電圧が信号１５３の基準電圧よりも高くなっている場合、検知部１０６の出力論理は“０”となる。このとき、端子７１０の電位は低くなり、端子７３０の電位は高くなる。これによりトランジスタ７４０はオンし、トランジスタ７４２はオフする。この結果、接続点１１０に接続された信号１５０の基準電圧は電流源７５０によって低くなる。信号１５２は信号１５０を増幅器１００により増幅した信号なので、信号１５０の基準電圧補正に応じて、信号１５２の基準電圧が低くなるように補正される。

ラグリードフィルタは回路の簡素化のために省略してもよい。その場合は、検知部１０６の出力信号と同一論理の信号を端子７１０に、論理反転した信号を端子７３０に入力する。以上の構成により図９における補正部１０８は図６および８による組み合わせと同様に基準電圧補正を行うことが出来る。

図１０は入力差動信号に信号振幅以上の基準電圧のずれが存在した場合の受信装置のブロック図である。図１０の受信装置は図１のブロック図に対し、積分回路８００、増幅器８０２を追加した構成となっている。図１０において、図１と同一部品には同一番号を付し、その説明を省略する。

積分回路８００は増幅器１００から出力された差動信号の電圧振幅の平均値である直流成分、すなわち正相成分および逆相成分のそれぞれの平均電圧を抽出し、増幅器８０２に出力する。増幅器８０２は入力された平均電圧を増幅し、増幅信号８１０、８１１を接続点１１０、１１１に出力する。増幅器１００のゲインをＡ、増幅器８０２のゲインをＢとすると、基準電圧のずれは１／（１＋Ａ×Ｂ）に圧縮される。

入力差動信号に信号振幅以上の基準電圧のずれが存在すると、正相成分と逆相成分とのクロスポイントが存在しないため、図１の回路では基準電圧補正できない。上記の構成によって差動信号のクロスポイントが発生するようにオペアンプのゲインＡ、Ｂを設定する。これにより、入力差動信号に信号振幅以上の基準電圧のずれが存在する場合であっても、このずれを小さくして差動信号のクロスポイントを発生させることができる。さらに、アナログ回路による基準電圧補正量のばらつきを抑えた基準電圧補正動作が可能となる。

なお、各実施形態における構成の組み合わせも本発明の実施形態に含まれる。

Claims

入力差動データを増幅し出力差動データを出力する第一増幅器と、
該出力差動データの第１正相成分および第１逆相成分に基づいて、該出力差動データの周期に対応した差動クロックを生成するクロック生成部と、
該差動クロックの立上りまたは立下りのいずれか一方に対する、該第１正相成分と該第１逆相成分とのクロスポイントの位相の進みまたは遅れに応じて、第１論理値または第２論理値を判定信号として出力する判定部と、
該判定信号の値が、該第１論理値となっている時間と該第２論理値となっている時間との差分値を検知信号として出力する検知部と、
該検知信号に応じて該入力差動データの第２正相成分および第２逆相成分の基準電圧を補正する補正部と
を有する受信装置。
該判定部は、該差動クロックを該出力差動データでサンプリングし、該サンプリングの結果を該判定信号として出力することを特徴とする請求項１に記載の受信装置。
該検知部は該判定信号が該第１論理値の場合にカウントアップし、該第２論理値の場合にカウントダウンし、一定周期ごとのカウント値を該検知信号として出力するアップダウンカウンタであることを特徴とする請求項１又は２に記載の受信装置。
該補正部は、複数の第一電流源と該複数の第一電流源にそれぞれ直列接続された複数の第一スイッチとを有する第一電流源群、および複数の第二電流源と該複数の第二電流源にそれぞれ直列接続された複数の第二スイッチとを有する第二電流源群とを有し、該第２正相成分を伝送する正相信号線は該第一電流源群に電気的に接続され、該第２逆相成分を伝送する逆相信号線は該第二電流源群に電気的に接続され、該検知信号に応じて該複数の第一スイッチを制御すると共に該検知信号の補数に応じて該複数の第二スイッチを制御することを特徴とする請求項１乃至３何れか１項に記載の受信装置。
該複数の第一電流源は３つの電流源を含み、１つの電流源の電流値を基準として他の電流源はそれぞれ2倍および4倍の電流値を有することを特徴とする請求項４に記載の受信装置。
該補正部は、該第２正相成分を伝送する正相信号線および該第２逆相成分を伝送する逆相信号線に共通に電気的に接続された１つの電流源と、該正相信号線と該電流源との間に挿入された第一スイッチと、該逆相信号線と該電流源との間に挿入された第二スイッチとを有し、該検知信号の電圧振幅に応じて該第一スイッチのオン抵抗値を変えると共に該検知信号の反転信号の電圧振幅に応じて該第二スイッチのオン抵抗値を変えることを特徴とする、請求項１乃至３何れかに記載の受信装置。
該第１正相成分の平均電圧および該第１逆相成分の平均電圧をそれぞれ出力する積分回路と、
該第１正相成分の平均電圧を増幅して、該第２正相成分の基準電圧に加算すると共に、該該第１逆相成分の平均電圧を増幅して、該第２逆相成分の基準電圧に加算する第二増幅器と
をさらに有することを特徴とする請求項１乃至６何れかに記載の受信装置。