JPWO2009118909A1 - コレステリック液晶パネルの多階調駆動回路、駆動方法および表示装置 - Google Patents

Abstract

充放電周期が大きく変化しても、負荷電流の変動（ピーク電流と平均電流の比）を効果的に緩和できるコレステリック液晶パネルの多階調駆動回路が開示されている。この回路は、コレステリック液晶表示パネルを駆動周期の異なる複数の駆動フェーズで駆動する多階調駆動回路であって、液晶駆動用電源の供給電流の上限を算出して上限制御信号を出力する電流上限制御回路と、液晶駆動用電源の供給電流を上限制御信号で指示される上限値以下に制限する供給電流制限回路と、を備え、電流上限制御回路は、上限制御信号を、各駆動フェーズの駆動周期に応じて切り替える。

Description

本発明は、コレステリック液晶表示装置、その多階調駆動回路および駆動方法に関し、特に駆動周期が異なる複数の駆動フェーズでコレステリック液晶パネルを多階調駆動する場合の消費電力の低減技術に関する。

コレステリック液晶を用いた電子ペーパーは、「明るいカラー表示・多階調（フルカラー）表示・無電力表示」が可能な唯一の電子ペーパーとして注目されている。コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。

コレステリック液晶を用いた表示装置の表示・駆動原理については、特許文献１などに記載されているので、ここでは特許文献１の記載内容を引用し、表示・駆動原理についての説明は省略する。

ＴＮ液晶、ＳＴＮ液晶、コレステリック液晶などを用いた液晶表示パネルは、液晶が容量性負荷であるため、充放電開始時のみ極めて大きな過渡電流が流れる。図１Ａおよび図１Ｂはこの現象を説明する図である。

図１Ａに示すように、駆動源１が出力する正負の電圧パルスを、抵抗２を介して液晶に対応する容量３に印加する。ここで、ｅは駆動源１の出力するパルス電圧を、ｉは回路を流れる電流を、Ｒは抵抗２の抵抗値を、Ｃは容量（液晶）３の容量値を、Ｖは容量３の両端の電圧を示す。

図１Ｂに示すように、容量（液晶）３の初期電圧が０Ｖの時に、駆動源１がステップ状に変化する電圧ｅを出力した場合、時刻ｔでの電流ｉおよび電圧Ｖは、次の式（１）および（２）で与えられる。

ｉ＝（ｅ／Ｒ）×ｅｘｐ（−ｔ／（Ｃ×Ｒ）） （１）
Ｖ＝ｅ×（１−ｅｘｐ（−ｔ／（Ｃ×Ｒ）） （２）
図１Ｂに示すように、電圧ｅの立上りで電流ｉはｅ／Ｒに向かって急激に立上り、時定数Ｃ×Ｒで指数関数的に急激に減少する。抵抗２の抵抗値Ｒにより、変化の具合が異なる。

液晶表示装置では、低電圧（３Ｖなど）から液晶に印加する電圧を発生させる電源部を有し、電源部内に昇圧回路が設けられる。動画表示を行う通常の液晶パネルは充放電周期がマイクロ（μ）秒程度で十分に短いため、電源部の負荷電流は電源部内の平滑容量（コンデンサ）で平滑化され、昇圧回路では高い変換効率が得られる。一方、静止画を表示するコレステリック液晶パネルは、充放電周期がミリ（ｍ）秒程度で長いため、電源部の負荷電流はほとんど平滑化されず、昇圧回路では低い変換効率しか得られないという問題があった。

一般に、容量性負荷の充放電において、負荷容量が一定の場合は、負荷電流上限値を所定値に制限することで、充放電時間にあまり影響を与えずに、充放電開始時の過渡電流を効果的に抑制できることが知られている。図２Ａおよび図２Ｂはこの現象を説明する図である。

図２Ａに示す回路は、図１Ａの回路に電流制限回路４を設けた構成を有する。

例えば、図２Ｂに示すように、電流ｉを最大値ｅ／Ｒの１／２に制限した場合、電圧ｅの立上りで電流は急激にｅ／（２×Ｒ）に達する。電圧Ｖは直線的に上昇するようになり、次の式（３）で与えられる。

Ｖ＝（ｅ×ｔ／（２×Ｒ））／Ｃ （３）
電圧Ｖがｅ／２に達すると、以後抵抗２に印加される電圧はｅ／２を下回り、電流ｉはｅ／（２×Ｒ）を下回るため、電流制限は解除される。電圧Ｖがｅ／２に達する時刻をｔ０とすると、電流制限なしの場合、容量３はｔ０においてｅ／２より高い電圧まで充電されるため、以後の電流ｉは電流制限時より小さく、電圧Ｖの増加率も電流制限時より小さい。電流制限がある場合、電流ｉは時定数Ｃ×Ｒ指数関数的に急激に減少する。図２Ｂから分かるように、電流上限値を適切に設定することで、充放電時間にあまり影響を与えずに、過渡電流のピークを効果的に抑制できる。

図２Ａでは、負荷容量は一定であるが、コレステリック液晶表示パネルの駆動においては、負荷容量は一定でなく、表示する画像によって変動する。本願発明者らは、特許文献１において、このような場合においても、負荷電流を一定値に制限することで、充放電開始時の過渡電流を効果的に抑制でき、表示パネル駆動制御回路の動作安定性を大幅に向上できることを記載している。

一方、特許文献２は、コレステリック液晶パネルの多階調駆動法を記載している。図３は、この多階調駆動法を説明する図であり、図３（Ａ）はレベル０からレベル３の４段階の階調領域からなる完成パターンを示す。この多階調駆動法は、最低レベル（レベル０）に対応する非反射状態（フォーカルコニック状態）と、最高レベル（レベル３）に対応する反射状態（プレーナ状態）の２状態に設定するステップ１と、中間調に対応する状態（フォーカルコニック状態とプレーナ状態が混在した状態）に設定するステップ２と、を有する。ステップ２は、中間調のレベル数に応じて複数のサブステップを有する。図３（Ａ）に示す４段階の階調の場合、中間調は２レベルなので、ステップ２は、サブステップ１とサブステップ２を有する。

まずステップ１で、図３（Ｂ）に示すように、レベル０の領域をフォーカルコニック状態に、レベル０以外のレベル１〜３の領域をプレーナ状態に駆動する。次に、サブステップ１で、図３（Ｃ）に示すように、プレーナ状態にした領域のうちレベル１とレベル２にする領域をフォーカルコニック状態にするパルスを与える。このパルスは、プレーナ状態の一部をフォーカルコニック状態に変化させ、フォーカルコニック状態とプレーナ状態の混在比がレベル２に対応する比率になるようにパルス周期およびパルス電圧が設定されている。さらに、サブステップ２で、フォーカルコニック状態とプレーナ状態が混在する状態にした領域のうちレベル１にする領域に、フォーカルコニック状態の混在比を高くするパルスを与える。このパルスは、フォーカルコニック状態とプレーナ状態の混在比がレベル２に対応する比率である状態から、レベル１に対応する比率である状態になるようにパルス周期およびパルス電圧が設定されている。このように、ステップ１でフォーカルコニック状態とプレーナ状態に駆動した後、ステップ２でプレーナ状態の一部の領域におけるフォーカルコニック状態の混在比を徐々に高めるように駆動することで、高い均一性（低粒状性）・階調数・黒濃度・コントラストが得られ、クロストークも回避できるという利点がある。各ステップにおける駆動方法をさらに説明する。

図４は、ステップ１とステップ２で各画素に印加するパルス波形を示す図である。図示のように、ステップ１では、反射状態にすべき画素に、ＯＮレベル（±３２Ｖ）のパルスを印加してプレーナ状態にし、非反射状態にすべき画素に、ＯＦＦレベル（±２４Ｖ）のパルスを印加してフォーカルコニック状態に駆動する。駆動速度は７ｍｓ／ライン、すなわちパルス周期は７ｍｓである。

ステップ２では、ステップ１よりも高速にスキャンさせる、すなわちパルス周期の短いパルスを印加することにより、プレーナ状態の一部をフォーカルコニック状態に変化させる。ステップ２では、図４に示すように、反射率を低減すべき画素に、ＯＮレベル（±２４Ｖ）のパルスを印加してプレーナ状態の一部をフォーカルコニック状態に変化させ、反射率を維持すべき画素に、ＯＦＦレベル（±１２Ｖ）のパルスを印加する。ステップ２のパルス周期は、サブステップ１とサブステップ２で異なり、サブステップ１では３ｍｓ、サブステップ２では１ｍｓである。

このように、上記のコレステリック液晶パネルの多階調駆動法では、パルス周期が約１０倍異なるパルスを印加するので、充放電周期もそれに応じて変化する。

上記のコレステリック液晶パネルの多階調駆動法については、特許文献２に詳しく記載されているので、これ以上の説明は省略する。

コレステリック液晶パネルの多階調駆動法は、特許文献２に記載された駆動方法に限らず各種提案されており、特に低消費電力の点からはパルス幅の異なるパルスを組み合わせて印加するＰＷＭ駆動法が適している。ＰＷＭ駆動法では、パルス幅（周期）の異なるパルスを印加するため、特許文献２に記載された多階調駆動法と同様に、充放電周期もそれに応じて変化する。

ＷＯ２００５／０２４７７４Ａ１ ＷＯ２００６／１０３７３８Ａ１

上記のように、コレステリック液晶パネルを多階調駆動法で駆動する場合、充放電周期が変化するのが一般的であり、その変化は約１０倍にもなる。この場合、負荷電流を一定値に制限しても、過渡電流の鋭いピークは、最短の充放電周期では平均電流の２倍程度に緩和することができるが、他の充放電周期では平均電流より非常に大きくなり、１０倍程度になる。

図５は、この問題を説明する図である。図２Ｂに示すように、電流制限を行う場合を考える。充放電周期が３．５ｍｓの場合、電流は図示のように、電流制限値まで急激に上昇した後、電流制限値である状態を維持し、その後０．５ｍｓ程度で約ゼロまで低下する。充放電周期は３．５ｍｓであるから、周期における平均電流は図示のように電流制限値にくらべて非常に小さい。言い換えれば、電流制限値は、平均電流よりはるかに大きく、約１０倍である。これに対して、充放電周期が０．５ｍｓの場合、電流は上記と同様に変化するが、充放電周期は０．５ｍｓであるから、周期における平均電流は図示のように電流制限値に比較的近いレベルになる。言い換えれば、電流制限値は、平均電流より少し（約２倍）大きいだけである。

上記のコレステリック液晶パネルを多階調駆動法で駆動する場合、電流制限値を、充放電周期が最も短い１ｍｓにおける平均電流の２倍に制限した場合、充放電周期が最も長い７ｍｓにおいて、電流制限値、すなわち電流ピークは平均電流の１４倍にもなる。

このように、多階調駆動法で駆動する場合、負荷電流が大きく変動するため、昇圧回路では低い変換効率しか得られないという問題があった。

以下に説明する実施例は、コレステリック液晶表示パネルの駆動において、充放電周期が大きく変化しても、負荷電流の変動（ピーク電流と平均電流の比）を効果的に緩和できる新たなコレステリック液晶パネルの多階調駆動回路、駆動方法および表示装置の実現を目的とする。

このコレステリック液晶パネルの多階調駆動回路、駆動方法および表示装置は、コレステリック液晶表示パネルを駆動周期の異なる複数の駆動フェーズで駆動し、電源部の供給電流を上限値以下に制限し、上限値を充放電周期の長さに応じて各駆動フェーズの駆動周期に応じて切り替える。

これにより、充放電周期にかかわらず、過渡電流ピークを周期中の平均電流の２倍程度に緩和でき、昇圧回路の変換効率を大幅に改善できる。

駆動周期の異なる複数の駆動フェーズを有する駆動方法は、特許文献２に記載された駆動方法のほかにも各種あり得るが、上限値を充放電周期の長さに応じて各駆動フェーズの駆動周期に応じて切り替える構成はいずれの場合も有効である。

供給電流の上限値は、例えば、各駆動フェーズの平均電流に所定係数を乗じた値であり、所定係数は１．５以上５以下の値であり、特に約２であることが望ましい。

平均電流は、各駆動フェーズの駆動周期をＴ、平均電流をＩave、駆動周期Ｔにおける出力電圧をＶ、駆動周期Ｔにおける出力電圧Ｖに対する平均負荷容量をＣ、とした時に、
Ｉave＝Ｃ×Ｖ／Ｔで与えられる。

電流上限を制御する電流上限制御回路は、駆動周期をアドレスとし、駆動周期に対応する供給電流の上限値データをあらかじめ格納したテーブルと、テーブルから読み出した上限値データを供給電流制限回路に供給する信号に変換する信号変換回路と、を備えるように構成する。信号変換回路は、Ｄ／Ａコンバータで実現できる。

供給電流制限回路は、出力電流制限機能を有するオペアンプで実現できる。また、供給電流制限回路は、ダイオードを介して並列に接続した電流上限値が固定の複数の電流制限回路と、電流上限制御回路からの信号に応じて複数の電流制限回路のうち動作状態にする回路を選択するデコーダと、で構成できる。

液晶の負荷容量は一定でなく、オン（ＯＮ）する画素の割合に応じて異なるので、各駆動フェーズの駆動周期Ｔにおける出力電圧Ｖに対する実負荷容量を算出する回路をさらに設け、供給電流の上限値は、各駆動フェーズの平均電流Ｉaveに所定係数を乗じた値であり、平均電流Ｉaveは、Ｉave＝Ｃ×Ｖ／Ｔで与えられるようにしてもよい。実負荷容量算出回路は、表示する画像データ中のオン画素数を算出するオン画素数算出回路と、算出したオン画素数に対応する実負荷容量を格納したテーブルと、を有するように構成する。

図１Ａは、液晶駆動回路を示す図である。 図１Ｂは、液晶容量による駆動波形の鈍りを説明する図である。 図２Ａは、電流制限回路を有する液晶駆動回路を示す図である。 図２Ｂは、図２の駆動回路による駆動波形の鈍りを説明する図である。 図３は、特許文献２に記載されたコレステリック液晶パネルの多階調駆動法を説明する図である。 図４は、特許文献２に記載されたコレステリック液晶パネルの多階調駆動法における駆動波形の例を示す図である。 図５は、コレステリック液晶パネルの多階調駆動法における電流制限の問題点を説明する図である。 図６は、実施形態のコレステリック液晶パネルの多階調駆動法における電流制限の方法を説明する図である。 図７は、第１実施形態のコレステリック液晶表示装置の概略構成図である。 図８は、第１実施形態のコレステリック液晶表示装置のレギュレータの構成を示す図である。 図９は、第１実施形態のコレステリック液晶表示装置の電流上限制御回路の構成を示す図である。 図１０は、第１実施形態のコレステリック液晶表示装置の駆動方法を示すタイムチャートである。 図１１は、レギュレータの変形例の構成を示す図である。 図１２は、レギュレータのさらに別の変形例の構成を示す図である。 図１３は、電流制限機能付きのオペアンプを使用せずに、一般用オペアンプと組み合わせてレギュレータを構成する場合の個別部品で構成する電流制限回路の構成例を示す図である。 図１４は、第２実施形態のコレステリック液晶表示装置の概略構成図である。

符号の説明

１１ 昇圧回路
１２ 電圧形成回路
１３ 電圧選択回路
１４ レギュレータ
１５ ドライバＩＣ
１７ 制御回路
１８ 操作速度制御回路
１９ 電流上限制御回路
２０ コレステリック液晶パネル

以下、図面を参照して本発明の実施形態を説明する。

まず、実施例のコレステリック液晶パネルの駆動方法の原理を、図６を参照して説明する。この駆動方法では、複数回の周期の異なる充放電において、電源部の昇圧回路の電流上限値を、充放電周期に応じて算出される所定値に制限する。図６に示すように、周期が３．５ｍｓの場合の平均電流は、周期が０．５ｍｓの場合の平均電流より非常に小さい（例えば約１／７）。周期が３．５ｍｓの場合の電流上限値と周期が０．５ｍｓの場合の電流上限値の比を、周期が３．５ｍｓの場合の平均電流と周期が０．５ｍｓの場合の平均電流の比と等しくする。これにより、充放電周期にかかわらず、過渡電流を平均電流の所定係数倍（例えば２倍）に緩和できる。

図７は、コレステリック液晶パネルを駆動周期の異なる複数の駆動フェーズで駆動する多階調駆動回路を有する第１実施形態のコレステリック液晶表示装置の概略構成を示す図である。

図７に示すように、第１実施形態のコレステリック液晶表示装置は、３〜５Ｖの電源電圧から４０Ｖ程度の電圧を発生する昇圧回路１１と、ドライバＩＣに供給する各種電圧を形成する電圧形成回路１２と、電圧形成回路１２から供給される複数の電圧から駆動フェーズに応じて使用する電圧を選択する電圧選択回路１３と、電圧選択回路１３から出力される電圧を安定化して出力するレギュレータ１４と、ドライバＩＣ１５と、液晶表示用に処理された画像データをドライバＩＣ１５に供給される形に展開して出力するデータ演算回路１６と、各部の制御を行う制御回路１７と、駆動フェーズの周期に応じて走査速度を変化させる走査速度制御回路１８と、電流上限制御回路１９と、ドライバＩＣ１５から駆動信号が印加されるコレステリック液晶パネル２０と、を有する。

第１実施形態では、特許文献２に記載された多階調駆動法を使用する。しかし、第１実施形態はこれに限定されず、駆動周期の異なる複数の駆動フェーズを有する駆動方法であればよい。原画像ＯＩは、それぞれが８ビットデータであるＲＧＢデータ（３×８＝２４ビット）で構成される。第１実施形態では、このＲＧＢデータを誤差拡散処理して上位４〜６ビットを利用する。原画像ＯＩから、ステップ１でフォーカルコニック状態にする画素とプレーナ状態にする画素を示すバイナリ画像（ステップ１）ＢＩ１と、ステップ２の各サブステップで状態を変化させる画素を示すバイナリ画像群（ステップ２）ＢＩ２と、を生成する。ＢＩ１とＢＩ２がデータ演算回路１６に処理済の画像データとして送られる。これらの画像処理はコンピュータにより行われる。このコンピュータはデータ演算回路１６および／または制御回路１７を構成するコンピュータと共通にすることも可能である。

ドライバＩＣ１５には、スキャンドライバとデータドライバと、が含まれ、汎用ドライバＩＣで実現される。

データ演算回路１６は、上記のステップ１用画像データＢＩ１およびステップ２用画像データＢＩ２から、表示用画像データＩＤおよび各種制御データを生成して、各種制御データを制御回路１７に、表示用画像データＩＤをドライバＩＣ１５に、出力する。

制御回路１７は、実行する駆動フェーズがステップ１またはステップ２であるかを示す信号を電圧選択回路１３に出力する。電圧選択回路１３はこの信号に応じて電圧を選択する。制御回路１７は、データシフト・ラッチ信号ＬＰ、極性反転信号ＦＲ、フレーム開始信号Ｄｉｏおよびドライバ出力オフ信号ＤＳＰＯＦを、ドライバＩＣに出力する。データシフト・ラッチ信号ＬＰは、スキャンラインを次のラインにシフトする制御と、データ信号のラッチを制御する信号である。ドライバＩＣは、この信号ＬＰに同期して内部でシフトした画像データＩＤをラッチする。極性反転信号ＦＲは、図４に示すようなパルスが正極性である期間と負極性である期間を示す信号であり、ドライバＩＣ１５は、極性反転信号ＦＲに応じて出力電圧の極性を反転させる。フレーム開始信号Ｄｉｏは、表示画面を１画面分書き始める時の同期信号である。ドライバ出力オフ信号ＤＳＰＯＦは、ドライバＩＣ１５の出力を強制的にゼロにするための信号である。

制御回路１７は、走査速度制御回路１８に基準クロックを出力し、走査速度制御回路１８は基準クロックから走査周期に応じてドライバクロックＸＳＣＬを生成してドライバＩＣ１５に出力する。ドライバＩＣ１５は、ドライバクロックＸＳＣＬに同期して外部から供給される画像データＩＤを取り込み内部でシフトする。

電流上限制御回路１９は、制御回路１７から基準クロックを受け取り、走査周期に応じた電流上限値を算出してレギュレータ１４に出力する。レギュレータ１４は、出力する電流を指示された電流上限値以下に制限する。

上記の第１実施形態の構成のうち、電流上限制御回路１９およびレギュレータ１４を除く部分は、従来例と同じであり、これ以上の説明は省略する。なお、電流の上限値を設定する従来の表示装置では、レギュレータ１４の電流上限値が固定であったが、第１実施形態では、レギュレータ１４は電流上限値を変化可能に構成されており、電流上限制御回路１９から指示された電流上限値に設定することが異なる。

図８は、レギュレータ１４の構成を示す図である。ここでは、電圧選択回路１３の５つの出力をそれぞれＶＩ₀、ＶＩ_21C、ＶＩ_21S、ＶＩ_34S、ＶＩ_34Cで表し、電流上限制御回路からの電流上限値をＶ_LIMITで表し、レギュレータ１４のドライバＩＣ１５への出力をそれぞれＶ₀、Ｖ_21C、Ｖ_21S、Ｖ_34S、Ｖ_34Cで表す。図８に示すように、レギュレータ１４は、各入力電圧を安定化して出力する５個の安定化回路を有する。各安定化回路は、電流制限機能付きオペアンプ２１−２５を使用して構成されたボルテージフォロワ回路であり、電流上限値Ｖ_LIMITがオペアンプの電流制限値端子に入力される。電流制限機能付きオペアンプ２１−２５は、例えば、Linear Technology社製LT1970（商品名）で実現される。電流上限値Ｖ_LIMITは、アナログ電圧値で電流の上限値を設定し、電流上限値Ｖ_LIMITが５Ｖの時電流上限値は１０ｍＡであり、電流上限値Ｖ_LIMITが０．５Ｖの時電流上限値は１ｍＡである。

電流制限機能付きオペアンプ素子およびそれを使用した回路については広く知られているので、これ以上の説明は省略する。

図９は、電流上限制御回路１９の構成を示す図である。図９に示すように、電流上限制御回路１９は、駆動周期Ｔ（ドライバクロック）をアドレスとし、駆動周期Ｔに対応する供給電流の上限値データをあらかじめ格納したルックアップテーブル３１と、ルックアップテーブル３１から読み出した上限値データをレギュレータ１４に供給する電流上限制御信号（Ｖ_LIMIT）に変換する変換回路３２と、を有する。変換回路３２は、例えばＤ／Ａコンバータで実現される。なお、駆動周期Ｔは、制御回路１７または走査速度制御回路１８から受け取るが、制御回路１７から送られる信号に基づいて電流上限制御回路１９内で算出することも可能である。

ルックアップテーブル３１に格納する供給電流の上限値Ｉｍａｘは、駆動周期をＴ、駆動周期Ｔにおける出力電圧をＶ、駆動周期Ｔにおける出力電圧Ｖに対する平均負荷容量をＣ、とした時に、次の式で定められる。

Ｉｍａｘ＝α×Ｃ×Ｖ／Ｔ
なお、Ｃ×Ｖ／Ｔは平均電流Ｉaveを表す。

上記のαは負荷電流の上限値の平均電流に対する比を示す係数であり、少なくとも１より大きな、１．５以上５以下の値であり、例えば約２であることが望ましい。係数αは、１に近いほど昇圧回路の効率は良くなるが、印加する電圧の変化が緩くなる。従って、駆動フェーズごとに係数αを異ならせ、駆動フェーズにより急峻な変化が必要な場合には、係数αを大きな値にすることが望ましい。

図１０は、第１実施形態のコレステリック液晶表示装置の駆動方法を示すタイムチャートである。第１実施形態のコレステリック液晶表示装置は、図３および図４を参照して説明した特許文献２に記載された多階調駆動法を使用する。

図１０に示すように、駆動シーケンスは、ステップ１とステップ２を有し、ステップ２はさらにサブステップ１とサブステップ２を有する。

ステップ１では、周期制御信号（ドライバクロックＸＳＣＬ）は７ｍｓの間オンとなり、周期制御信号がオンの間画像データ表示タイミングがオンになり、画像データが供給される。液晶セル印加電圧は、ＯＮセルが±３２Ｖのパルスで、ＯＦＦセルが±２４Ｖのパルスである。従って、正極フェーズおよび負極フェーズがそれぞれ約３．５ｍｓである。
電流上限制御信号は供給電流を１．５ｍＡに制限する。

サブステップ１では、周期制御信号（ドライバクロックＸＳＣＬ）は３ｍｓの間オンとなり、周期制御信号がオンの間画像データ表示タイミングがオンになり、画像データが供給される。液晶セル印加電圧は、ＯＮセルが±２４Ｖのパルスで、ＯＦＦセルが±１２Ｖのパルスである。従って、正極フェーズおよび負極フェーズがそれぞれ約３ｍｓである。

サブステップ２では、周期制御信号（ドライバクロックＸＳＣＬ）は１．５ｍｓの間オンとなり、周期制御信号がオンの間画像データ表示タイミングがオンになり、画像データが供給される。液晶セル印加電圧は、ＯＮセルが±２４Ｖのパルスで、ＯＦＦセルが±１２Ｖのパルスである。従って、正極フェーズおよび負極フェーズがそれぞれ約７ｍｓである。このように、第１実施形態では、各ステップの上限電流値が、各ステップの駆動周期に反比例するように制御される。

電流上限制限回路１９は、次に実行するステップの駆動周期に応じてルックアップテーブル３１から上限電流値を示すデータを読み出し、変換回路３２が読み出したデータに対応する電圧値を出力する。電圧値が確定した後画像データが供給され、周期制御信号および画像データ表示タイミング信号がオンになる。

前述のように、第１実施形態では特許文献２に記載された多階調駆動法を使用するが、これに限定されず、駆動周期の異なる複数の駆動フェーズを有する駆動方法に適用され、駆動周期に応じて電流制限を行う。

以上、第１実施形態のコレステリック液晶表示装置について説明したが、説明した以外の構成は従来例と同じである。

図１１は、第１実施形態のコレステリック液晶表示装置のレギュレータ１４の変形例の構成を示す図である。第１実施形態では、電圧選択回路１３の５つの出力に対して、５個の電流制限機能付きボルテージホロワ回路を設けたのに対して、この変形例では電流制限機能付きオペアンプを１個のみ使用する。

図１１に示すように、この変形例では、電圧選択回路１３の５つの出力ＶＩ₀、ＶＩ_21C、ＶＩ_21S、ＶＩ_34S、ＶＩ_34Cでそれぞれ安定化する５個のボルテージホロワ回路を、一般用オペアンプ４２−１、４２−２、４２−３、４２−４、４２−５で構成する。そして、電流制限機能付きオペアンプ４１で構成した電源電流制限回路の出力を、各ボルテージホロワ回路の電源に接続し、各ボルテージホロワ回路の電源電流を制限する。これにより、電圧選択回路１３の５つの出力ＶＩ₀、ＶＩ_21C、ＶＩ_21S、ＶＩ_34S、ＶＩ_34Cに対応した出力電流を、第１実施形態と同様に制限できる。図１１の回路では、５個のボルテージホロワ回路を構成するオペアンプは、電流制限機能付きオペアンプを使用する必要がないため、オペアンプの選択自由度が向上し、低コスト化を図れる。電流制限機能の無いオペアンプとしては、例えばMotorola社製MC33171/2/4やLinear Technology社製LT1490/1を使用する。

図１２は、レギュレータ１４のさらに別の変形例の構成を示す図である。この変形例は、第１１の変形例において、一般用オペアンプ４２−１、４２−２、４２−３、４２−４、４２−５で構成した５個のボルテージホロワ回路の電流値を共通に制限する電源電流制限回路を、電流制限機能付きオペアンプを使用せずに、個別部品で構成した電流制限回路４３で置き換えた構成を有する。

図１３は、個別部品で構成する電流制限回路の構成例を示す図である。図１３において、ＶＤＤはオペアンプ電源であり、電流制限回路自体の電圧降下（約１．３Ｖ）を考慮して設定する。以下の説明でｉ，ｊは１，２，３のいずれかとする。図において、ＴＲｉ２とＴＲｉ３からなる回路部分は、一般的な広く知られた電流制限回路であり、Ｒｉ１の値で電流上限値が制御可能である。電流上限値Ｉｉ−ｍａｘは、次の式で与えられる。

Ｉｉ−ｍａｘ＝０．６／Ｒｉ１
このような電流制限回路が３個並列に接続されている。

論理信号ＥＮｉは、１つのみを「低（Ｌ）」、他を「高（Ｈ）」にする。オペアンプにより構成されるボルテージホロワ回路に供給される電流は、ＥＮｊのみがＬの場合、Ｉｊ−ｍａｘに制限される。Ｄｉ１は各電流制限回路間の干渉を防止するためのショットキー・バリア・ダイオードを示す。

電流上限制御回路１９は、ＬＵＴ３１に駆動周期Ｔに対応して、いずれの電流制限回路を選択するかを示す選択データを記憶している。変換回路３２は、この選択データをデコードするデコーダで実現される。

以上第１実施形態を説明したが、例えば第１実施形態の構成を適用したＡ４判カラーコレステリック液晶パネル（赤・緑・青の各色液晶層のセルギャプは５μｍ、パルス電圧は±３６Ｖ）を駆動する試作品の場合、電流制限無しでは平均昇圧効率は５０％未満であったが、本実施形態のように平均電流の２倍を電流制限値とした場合、平均昇圧効率は８５％に向上した。なお、この試作品で使用した部品は、昇圧回路１１の３６Ｖ出力用がnational Semiconductor社製LM2733Y、２０Ｖ出力用がMAXIM社製MAX8574、電流制限機能付きオペアンプ２１−２５がLinear Technology社製LT1790である。

図１４は、コレステリック液晶パネルを駆動周期の異なる複数の駆動フェーズで駆動する多階調駆動回路を有する第２実施形態のコレステリック液晶表示装置の概略構成を示す図である。第２実施形態のコレステリック液晶表示装置は、電流上限演算回路１９が、駆動周期Ｔと共に、画像データＩＤの内容に応じた実際の負荷容量から電流上限値を決定することが第１実施形態と異なり、他は同じである。このため、電流上限演算回路１９は、制御回路１７から駆動周期のデータを受けるだけでなく、画像データＩＤも取り込む。

電流上限制御回路１９は、次の式に従って電流上限値Ｉｍａｘを算出する。

Ｉｍａｘ＝α×Ｃｅ×Ｖ／Ｔ
ただし、αは負荷電流の上限値の平均電流に対する比を示す係数、Ｔは駆動周期、Ｖは駆動周期Ｔにおける出力電圧、Ｃｅは駆動周期Ｔにおける出力電圧Ｖに対する駆動ラインの実負荷容量である。

α、ＴおよびＶは第１実施形態と同じである。

液晶の負荷容量は、オン（ＯＮ）する画素の割合に応じて異なるので、電流上限制御回路１９は、画像データＩＤの各ステップのオン（ＯＮ）／オフ（ＯＦＦ）ドット数を計算する。電流上限制御回路１９は、あらかじめ算出されたオン／オフドット数に対応する実負荷容量の関係を記憶したルックアップテーブルを備えており、計算したオン／オフドット数に対応する実負荷容量を求める。その上で、上記の式に従ってＩｍａｘを算出する。

他の部分は第１実施形態と同じである。

第２実施形態でも、第１実施形態と同様に、平均昇圧効率を向上させることができる。

以上、本発明の実施例を説明したが、他にも各種の実施例が可能であるのはいうまでもない。

また、各種の条件は、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。

本発明は、コレステリック液晶表示装置、その多階調駆動回路および駆動方法に関し、特に駆動周期が異なる複数の駆動フェーズでコレステリック液晶パネルを多階調駆動する場合の消費電力の低減技術に関する。

コレステリック液晶を用いた電子ペーパーは、「明るいカラー表示・多階調（フルカラー）表示・無電力表示」が可能な唯一の電子ペーパーとして注目されている。コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。

コレステリック液晶を用いた表示装置の表示・駆動原理については、特許文献１などに記載されているので、ここでは特許文献１の記載内容を引用し、表示・駆動原理についての説明は省略する。

ＴＮ液晶、ＳＴＮ液晶、コレステリック液晶などを用いた液晶表示パネルは、液晶が容量性負荷であるため、充放電開始時のみ極めて大きな過渡電流が流れる。図１Ａおよび図１Ｂはこの現象を説明する図である。

図１Ａに示すように、駆動源１が出力する正負の電圧パルスを、抵抗２を介して液晶に対応する容量３に印加する。ここで、ｅは駆動源１の出力するパルス電圧を、ｉは回路を流れる電流を、Ｒは抵抗２の抵抗値を、Ｃは容量（液晶）３の容量値を、Ｖは容量３の両端の電圧を示す。

図１Ｂに示すように、容量（液晶）３の初期電圧が０Ｖの時に、駆動源１がステップ状に変化する電圧ｅを出力した場合、時刻ｔでの電流ｉおよび電圧Ｖは、次の式（１）および（２）で与えられる。

ｉ＝（ｅ／Ｒ）×ｅｘｐ（−ｔ／（Ｃ×Ｒ）） （１）
Ｖ＝ｅ×（１−ｅｘｐ（−ｔ／（Ｃ×Ｒ）） （２）
図１Ｂに示すように、電圧ｅの立上りで電流ｉはｅ／Ｒに向かって急激に立上り、時定数Ｃ×Ｒで指数関数的に急激に減少する。抵抗２の抵抗値Ｒにより、変化の具合が異なる。

液晶表示装置では、低電圧（３Ｖなど）から液晶に印加する電圧を発生させる電源部を有し、電源部内に昇圧回路が設けられる。動画表示を行う通常の液晶パネルは充放電周期がマイクロ（μ）秒程度で十分に短いため、電源部の負荷電流は電源部内の平滑容量（コンデンサ）で平滑化され、昇圧回路では高い変換効率が得られる。一方、静止画を表示するコレステリック液晶パネルは、充放電周期がミリ（ｍ）秒程度で長いため、電源部の負荷電流はほとんど平滑化されず、昇圧回路では低い変換効率しか得られないという問題があった。

一般に、容量性負荷の充放電において、負荷容量が一定の場合は、負荷電流上限値を所定値に制限することで、充放電時間にあまり影響を与えずに、充放電開始時の過渡電流を効果的に抑制できることが知られている。図２Ａおよび図２Ｂはこの現象を説明する図である。

図２Ａに示す回路は、図１Ａの回路に電流制限回路４を設けた構成を有する。

例えば、図２Ｂに示すように、電流ｉを最大値ｅ／Ｒの１／２に制限した場合、電圧ｅの立上りで電流は急激にｅ／（２×Ｒ）に達する。電圧Ｖは直線的に上昇するようになり、次の式（３）で与えられる。

Ｖ＝（ｅ×ｔ／（２×Ｒ））／Ｃ （３）
電圧Ｖがｅ／２に達すると、以後抵抗２に印加される電圧はｅ／２を下回り、電流ｉはｅ／（２×Ｒ）を下回るため、電流制限は解除される。電圧Ｖがｅ／２に達する時刻をｔ０とすると、電流制限なしの場合、容量３はｔ０においてｅ／２より高い電圧まで充電されるため、以後の電流ｉは電流制限時より小さく、電圧Ｖの増加率も電流制限時より小さい。電流制限がある場合、電流ｉは時定数Ｃ×Ｒ指数関数的に急激に減少する。図２Ｂから分かるように、電流上限値を適切に設定することで、充放電時間にあまり影響を与えずに、過渡電流のピークを効果的に抑制できる。

図２Ａでは、負荷容量は一定であるが、コレステリック液晶表示パネルの駆動においては、負荷容量は一定でなく、表示する画像によって変動する。本願発明者らは、特許文献１において、このような場合においても、負荷電流を一定値に制限することで、充放電開始時の過渡電流を効果的に抑制でき、表示パネル駆動制御回路の動作安定性を大幅に向上できることを記載している。

一方、特許文献２は、コレステリック液晶パネルの多階調駆動法を記載している。図３は、この多階調駆動法を説明する図であり、図３（Ａ）はレベル０からレベル３の４段階の階調領域からなる完成パターンを示す。この多階調駆動法は、最低レベル（レベル０）に対応する非反射状態（フォーカルコニック状態）と、最高レベル（レベル３）に対応する反射状態（プレーナ状態）の２状態に設定するステップ１と、中間調に対応する状態（フォーカルコニック状態とプレーナ状態が混在した状態）に設定するステップ２と、を有する。ステップ２は、中間調のレベル数に応じて複数のサブステップを有する。図３（Ａ）に示す４段階の階調の場合、中間調は２レベルなので、ステップ２は、サブステップ１とサブステップ２を有する。

まずステップ１で、図３（Ｂ）に示すように、レベル０の領域をフォーカルコニック状態に、レベル０以外のレベル１〜３の領域をプレーナ状態に駆動する。次に、サブステップ１で、図３（Ｃ）に示すように、プレーナ状態にした領域のうちレベル１とレベル２にする領域をフォーカルコニック状態にするパルスを与える。このパルスは、プレーナ状態の一部をフォーカルコニック状態に変化させ、フォーカルコニック状態とプレーナ状態の混在比がレベル２に対応する比率になるようにパルス周期およびパルス電圧が設定されている。さらに、サブステップ２で、フォーカルコニック状態とプレーナ状態が混在する状態にした領域のうちレベル１にする領域に、フォーカルコニック状態の混在比を高くするパルスを与える。このパルスは、フォーカルコニック状態とプレーナ状態の混在比がレベル２に対応する比率である状態から、レベル１に対応する比率である状態になるようにパルス周期およびパルス電圧が設定されている。このように、ステップ１でフォーカルコニック状態とプレーナ状態に駆動した後、ステップ２でプレーナ状態の一部の領域におけるフォーカルコニック状態の混在比を徐々に高めるように駆動することで、高い均一性（低粒状性）・階調数・黒濃度・コントラストが得られ、クロストークも回避できるという利点がある。各ステップにおける駆動方法をさらに説明する。

図４は、ステップ１とステップ２で各画素に印加するパルス波形を示す図である。図示のように、ステップ１では、反射状態にすべき画素に、ＯＮレベル（±３２Ｖ）のパルスを印加してプレーナ状態にし、非反射状態にすべき画素に、ＯＦＦレベル（±２４Ｖ）のパルスを印加してフォーカルコニック状態に駆動する。駆動速度は７ｍｓ／ライン、すなわちパルス周期は７ｍｓである。

ステップ２では、ステップ１よりも高速にスキャンさせる、すなわちパルス周期の短いパルスを印加することにより、プレーナ状態の一部をフォーカルコニック状態に変化させる。ステップ２では、図４に示すように、反射率を低減すべき画素に、ＯＮレベル（±２４Ｖ）のパルスを印加してプレーナ状態の一部をフォーカルコニック状態に変化させ、反射率を維持すべき画素に、ＯＦＦレベル（±１２Ｖ）のパルスを印加する。ステップ２のパルス周期は、サブステップ１とサブステップ２で異なり、サブステップ１では３ｍｓ、サブステップ２では１ｍｓである。

このように、上記のコレステリック液晶パネルの多階調駆動法では、パルス周期が約１０倍異なるパルスを印加するので、充放電周期もそれに応じて変化する。

上記のコレステリック液晶パネルの多階調駆動法については、特許文献２に詳しく記載されているので、これ以上の説明は省略する。

コレステリック液晶パネルの多階調駆動法は、特許文献２に記載された駆動方法に限らず各種提案されており、特に低消費電力の点からはパルス幅の異なるパルスを組み合わせて印加するＰＷＭ駆動法が適している。ＰＷＭ駆動法では、パルス幅（周期）の異なるパルスを印加するため、特許文献２に記載された多階調駆動法と同様に、充放電周期もそれに応じて変化する。

ＷＯ２００５／０２４７７４Ａ１ ＷＯ２００６／１０３７３８Ａ１

上記のように、コレステリック液晶パネルを多階調駆動法で駆動する場合、充放電周期が変化するのが一般的であり、その変化は約１０倍にもなる。この場合、負荷電流を一定値に制限しても、過渡電流の鋭いピークは、最短の充放電周期では平均電流の２倍程度に緩和することができるが、他の充放電周期では平均電流より非常に大きくなり、１０倍程度になる。

図５は、この問題を説明する図である。図２Ｂに示すように、電流制限を行う場合を考える。充放電周期が３．５ｍｓの場合、電流は図示のように、電流制限値まで急激に上昇した後、電流制限値である状態を維持し、その後０．５ｍｓ程度で約ゼロまで低下する。充放電周期は３．５ｍｓであるから、周期における平均電流は図示のように電流制限値にくらべて非常に小さい。言い換えれば、電流制限値は、平均電流よりはるかに大きく、約１０倍である。これに対して、充放電周期が０．５ｍｓの場合、電流は上記と同様に変化するが、充放電周期は０．５ｍｓであるから、周期における平均電流は図示のように電流制限値に比較的近いレベルになる。言い換えれば、電流制限値は、平均電流より少し（約２倍）大きいだけである。

上記のコレステリック液晶パネルを多階調駆動法で駆動する場合、電流制限値を、充放電周期が最も短い１ｍｓにおける平均電流の２倍に制限した場合、充放電周期が最も長い７ｍｓにおいて、電流制限値、すなわち電流ピークは平均電流の１４倍にもなる。

このように、多階調駆動法で駆動する場合、負荷電流が大きく変動するため、昇圧回路では低い変換効率しか得られないという問題があった。

以下に説明する実施例は、コレステリック液晶表示パネルの駆動において、充放電周期が大きく変化しても、負荷電流の変動（ピーク電流と平均電流の比）を効果的に緩和できる新たなコレステリック液晶パネルの多階調駆動回路、駆動方法および表示装置の実現を目的とする。

このコレステリック液晶パネルの多階調駆動回路、駆動方法および表示装置は、コレステリック液晶表示パネルを駆動周期の異なる複数の駆動フェーズで駆動し、電源部の供給電流を上限値以下に制限し、上限値を充放電周期の長さに応じて各駆動フェーズの駆動周期に応じて切り替える。

これにより、充放電周期にかかわらず、過渡電流ピークを周期中の平均電流の２倍程度に緩和でき、昇圧回路の変換効率を大幅に改善できる。

駆動周期の異なる複数の駆動フェーズを有する駆動方法は、特許文献２に記載された駆動方法のほかにも各種あり得るが、上限値を充放電周期の長さに応じて各駆動フェーズの駆動周期に応じて切り替える構成はいずれの場合も有効である。

供給電流の上限値は、例えば、各駆動フェーズの平均電流に所定係数を乗じた値であり、所定係数は１．５以上５以下の値であり、特に約２であることが望ましい。

平均電流は、各駆動フェーズの駆動周期をＴ、平均電流をＩave、駆動周期Ｔにおける出力電圧をＶ、駆動周期Ｔにおける出力電圧Ｖに対する平均負荷容量をＣ、とした時に、
Ｉave＝Ｃ×Ｖ／Ｔで与えられる。

電流上限を制御する電流上限制御回路は、駆動周期をアドレスとし、駆動周期に対応する供給電流の上限値データをあらかじめ格納したテーブルと、テーブルから読み出した上限値データを供給電流制限回路に供給する信号に変換する信号変換回路と、を備えるように構成する。信号変換回路は、Ｄ／Ａコンバータで実現できる。

供給電流制限回路は、出力電流制限機能を有するオペアンプで実現できる。また、供給電流制限回路は、ダイオードを介して並列に接続した電流上限値が固定の複数の電流制限回路と、電流上限制御回路からの信号に応じて複数の電流制限回路のうち動作状態にする回路を選択するデコーダと、で構成できる。

液晶の負荷容量は一定でなく、オン（ＯＮ）する画素の割合に応じて異なるので、各駆動フェーズの駆動周期Ｔにおける出力電圧Ｖに対する実負荷容量を算出する回路をさらに設け、供給電流の上限値は、各駆動フェーズの平均電流Ｉaveに所定係数を乗じた値であり、平均電流Ｉaveは、Ｉave＝Ｃ×Ｖ／Ｔで与えられるようにしてもよい。実負荷容量算出回路は、表示する画像データ中のオン画素数を算出するオン画素数算出回路と、算出したオン画素数に対応する実負荷容量を格納したテーブルと、を有するように構成する。

以下、図面を参照して本発明の実施形態を説明する。

まず、実施例のコレステリック液晶パネルの駆動方法の原理を、図６を参照して説明する。この駆動方法では、複数回の周期の異なる充放電において、電源部の昇圧回路の電流上限値を、充放電周期に応じて算出される所定値に制限する。図６に示すように、周期が３．５ｍｓの場合の平均電流は、周期が０．５ｍｓの場合の平均電流より非常に小さい（例えば約１／７）。周期が３．５ｍｓの場合の電流上限値と周期が０．５ｍｓの場合の電流上限値の比を、周期が３．５ｍｓの場合の平均電流と周期が０．５ｍｓの場合の平均電流の比と等しくする。これにより、充放電周期にかかわらず、過渡電流を平均電流の所定係数倍（例えば２倍）に緩和できる。

図７は、コレステリック液晶パネルを駆動周期の異なる複数の駆動フェーズで駆動する多階調駆動回路を有する第１実施形態のコレステリック液晶表示装置の概略構成を示す図である。

図７に示すように、第１実施形態のコレステリック液晶表示装置は、３〜５Ｖの電源電圧から４０Ｖ程度の電圧を発生する昇圧回路１１と、ドライバＩＣに供給する各種電圧を形成する電圧形成回路１２と、電圧形成回路１２から供給される複数の電圧から駆動フェーズに応じて使用する電圧を選択する電圧選択回路１３と、電圧選択回路１３から出力される電圧を安定化して出力するレギュレータ１４と、ドライバＩＣ１５と、液晶表示用に処理された画像データをドライバＩＣ１５に供給される形に展開して出力するデータ演算回路１６と、各部の制御を行う制御回路１７と、駆動フェーズの周期に応じて走査速度を変化させる走査速度制御回路１８と、電流上限制御回路１９と、ドライバＩＣ１５から駆動信号が印加されるコレステリック液晶パネル２０と、を有する。

第１実施形態では、特許文献２に記載された多階調駆動法を使用する。しかし、第１実施形態はこれに限定されず、駆動周期の異なる複数の駆動フェーズを有する駆動方法であればよい。原画像ＯＩは、それぞれが８ビットデータであるＲＧＢデータ（３×８＝２４ビット）で構成される。第１実施形態では、このＲＧＢデータを誤差拡散処理して上位４〜６ビットを利用する。原画像ＯＩから、ステップ１でフォーカルコニック状態にする画素とプレーナ状態にする画素を示すバイナリ画像（ステップ１）ＢＩ１と、ステップ２の各サブステップで状態を変化させる画素を示すバイナリ画像群（ステップ２）ＢＩ２と、を生成する。ＢＩ１とＢＩ２がデータ演算回路１６に処理済の画像データとして送られる。これらの画像処理はコンピュータにより行われる。このコンピュータはデータ演算回路１６および／または制御回路１７を構成するコンピュータと共通にすることも可能である。

ドライバＩＣ１５には、スキャンドライバとデータドライバと、が含まれ、汎用ドライバＩＣで実現される。

データ演算回路１６は、上記のステップ１用画像データＢＩ１およびステップ２用画像データＢＩ２から、表示用画像データＩＤおよび各種制御データを生成して、各種制御データを制御回路１７に、表示用画像データＩＤをドライバＩＣ１５に、出力する。

制御回路１７は、実行する駆動フェーズがステップ１またはステップ２であるかを示す信号を電圧選択回路１３に出力する。電圧選択回路１３はこの信号に応じて電圧を選択する。制御回路１７は、データシフト・ラッチ信号ＬＰ、極性反転信号ＦＲ、フレーム開始信号Ｄｉｏおよびドライバ出力オフ信号ＤＳＰＯＦを、ドライバＩＣに出力する。データシフト・ラッチ信号ＬＰは、スキャンラインを次のラインにシフトする制御と、データ信号のラッチを制御する信号である。ドライバＩＣは、この信号ＬＰに同期して内部でシフトした画像データＩＤをラッチする。極性反転信号ＦＲは、図４に示すようなパルスが正極性である期間と負極性である期間を示す信号であり、ドライバＩＣ１５は、極性反転信号ＦＲに応じて出力電圧の極性を反転させる。フレーム開始信号Ｄｉｏは、表示画面を１画面分書き始める時の同期信号である。ドライバ出力オフ信号ＤＳＰＯＦは、ドライバＩＣ１５の出力を強制的にゼロにするための信号である。

制御回路１７は、走査速度制御回路１８に基準クロックを出力し、走査速度制御回路１８は基準クロックから走査周期に応じてドライバクロックＸＳＣＬを生成してドライバＩＣ１５に出力する。ドライバＩＣ１５は、ドライバクロックＸＳＣＬに同期して外部から供給される画像データＩＤを取り込み内部でシフトする。

電流上限制御回路１９は、制御回路１７から基準クロックを受け取り、走査周期に応じた電流上限値を算出してレギュレータ１４に出力する。レギュレータ１４は、出力する電流を指示された電流上限値以下に制限する。

上記の第１実施形態の構成のうち、電流上限制御回路１９およびレギュレータ１４を除く部分は、従来例と同じであり、これ以上の説明は省略する。なお、電流の上限値を設定する従来の表示装置では、レギュレータ１４の電流上限値が固定であったが、第１実施形態では、レギュレータ１４は電流上限値を変化可能に構成されており、電流上限制御回路１９から指示された電流上限値に設定することが異なる。

図８は、レギュレータ１４の構成を示す図である。ここでは、電圧選択回路１３の５つの出力をそれぞれＶＩ₀、ＶＩ_21C、ＶＩ_21S、ＶＩ_34S、ＶＩ_34Cで表し、電流上限制御回路からの電流上限値をＶ_LIMITで表し、レギュレータ１４のドライバＩＣ１５への出力をそれぞれＶ₀、Ｖ_21C、Ｖ_21S、Ｖ_34S、Ｖ_34Cで表す。図８に示すように、レギュレータ１４は、各入力電圧を安定化して出力する５個の安定化回路を有する。各安定化回路は、電流制限機能付きオペアンプ２１−２５を使用して構成されたボルテージフォロワ回路であり、電流上限値Ｖ_LIMITがオペアンプの電流制限値端子に入力される。電流制限機能付きオペアンプ２１−２５は、例えば、Linear Technology社製LT1970（商品名）で実現される。電流上限値Ｖ_LIMITは、アナログ電圧値で電流の上限値を設定し、電流上限値Ｖ_LIMITが５Ｖの時電流上限値は１０ｍＡであり、電流上限値Ｖ_LIMITが０．５Ｖの時電流上限値は１ｍＡである。

電流制限機能付きオペアンプ素子およびそれを使用した回路については広く知られているので、これ以上の説明は省略する。

図９は、電流上限制御回路１９の構成を示す図である。図９に示すように、電流上限制御回路１９は、駆動周期Ｔ（ドライバクロック）をアドレスとし、駆動周期Ｔに対応する供給電流の上限値データをあらかじめ格納したルックアップテーブル３１と、ルックアップテーブル３１から読み出した上限値データをレギュレータ１４に供給する電流上限制御信号（Ｖ_LIMIT）に変換する変換回路３２と、を有する。変換回路３２は、例えばＤ／Ａコンバータで実現される。なお、駆動周期Ｔは、制御回路１７または走査速度制御回路１８から受け取るが、制御回路１７から送られる信号に基づいて電流上限制御回路１９内で算出することも可能である。

ルックアップテーブル３１に格納する供給電流の上限値Ｉｍａｘは、駆動周期をＴ、駆動周期Ｔにおける出力電圧をＶ、駆動周期Ｔにおける出力電圧Ｖに対する平均負荷容量をＣ、とした時に、次の式で定められる。

Ｉｍａｘ＝α×Ｃ×Ｖ／Ｔ
なお、Ｃ×Ｖ／Ｔは平均電流Ｉaveを表す。

上記のαは負荷電流の上限値の平均電流に対する比を示す係数であり、少なくとも１より大きな、１．５以上５以下の値であり、例えば約２であることが望ましい。係数αは、１に近いほど昇圧回路の効率は良くなるが、印加する電圧の変化が緩くなる。従って、駆動フェーズごとに係数αを異ならせ、駆動フェーズにより急峻な変化が必要な場合には、係数αを大きな値にすることが望ましい。

図１０は、第１実施形態のコレステリック液晶表示装置の駆動方法を示すタイムチャートである。第１実施形態のコレステリック液晶表示装置は、図３および図４を参照して説明した特許文献２に記載された多階調駆動法を使用する。

図１０に示すように、駆動シーケンスは、ステップ１とステップ２を有し、ステップ２はさらにサブステップ１とサブステップ２を有する。

ステップ１では、周期制御信号（ドライバクロックＸＳＣＬ）は７ｍｓの間オンとなり、周期制御信号がオンの間画像データ表示タイミングがオンになり、画像データが供給される。液晶セル印加電圧は、ＯＮセルが±３２Ｖのパルスで、ＯＦＦセルが±２４Ｖのパルスである。従って、正極フェーズおよび負極フェーズがそれぞれ約３．５ｍｓである。
電流上限制御信号は供給電流を１．５ｍＡに制限する。

サブステップ１では、周期制御信号（ドライバクロックＸＳＣＬ）は３ｍｓの間オンとなり、周期制御信号がオンの間画像データ表示タイミングがオンになり、画像データが供給される。液晶セル印加電圧は、ＯＮセルが±２４Ｖのパルスで、ＯＦＦセルが±１２Ｖのパルスである。従って、正極フェーズおよび負極フェーズがそれぞれ約３ｍｓである。

サブステップ２では、周期制御信号（ドライバクロックＸＳＣＬ）は１．５ｍｓの間オンとなり、周期制御信号がオンの間画像データ表示タイミングがオンになり、画像データが供給される。液晶セル印加電圧は、ＯＮセルが±２４Ｖのパルスで、ＯＦＦセルが±１２Ｖのパルスである。従って、正極フェーズおよび負極フェーズがそれぞれ約７ｍｓである。このように、第１実施形態では、各ステップの上限電流値が、各ステップの駆動周期に反比例するように制御される。

電流上限制御回路１９は、次に実行するステップの駆動周期に応じてルックアップテーブル３１から上限電流値を示すデータを読み出し、変換回路３２が読み出したデータに対応する電圧値を出力する。電圧値が確定した後画像データが供給され、周期制御信号および画像データ表示タイミング信号がオンになる。

前述のように、第１実施形態では特許文献２に記載された多階調駆動法を使用するが、これに限定されず、駆動周期の異なる複数の駆動フェーズを有する駆動方法に適用され、駆動周期に応じて電流制限を行う。

以上、第１実施形態のコレステリック液晶表示装置について説明したが、説明した以外の構成は従来例と同じである。

図１１は、第１実施形態のコレステリック液晶表示装置のレギュレータ１４の変形例の構成を示す図である。第１実施形態では、電圧選択回路１３の５つの出力に対して、５個の電流制限機能付きボルテージホロワ回路を設けたのに対して、この変形例では電流制限機能付きオペアンプを１個のみ使用する。

図１１に示すように、この変形例では、電圧選択回路１３の５つの出力ＶＩ₀、ＶＩ_21C、ＶＩ_21S、ＶＩ_34S、ＶＩ_34Cでそれぞれ安定化する５個のボルテージホロワ回路を、一般用オペアンプ４２−１、４２−２、４２−３、４２−４、４２−５で構成する。そして、電流制限機能付きオペアンプ４１で構成した電源電流制限回路の出力を、各ボルテージホロワ回路の電源に接続し、各ボルテージホロワ回路の電源電流を制限する。これにより、電圧選択回路１３の５つの出力ＶＩ₀、ＶＩ_21C、ＶＩ_21S、ＶＩ_34S、ＶＩ_34Cに対応した出力電流を、第１実施形態と同様に制限できる。図１１の回路では、５個のボルテージホロワ回路を構成するオペアンプは、電流制限機能付きオペアンプを使用する必要がないため、オペアンプの選択自由度が向上し、低コスト化を図れる。電流制限機能の無いオペアンプとしては、例えばMotorola社製MC33171/2/4やLinear Technology社製LT1490/1を使用する。

図１２は、レギュレータ１４のさらに別の変形例の構成を示す図である。この変形例は、第１１の変形例において、一般用オペアンプ４２−１、４２−２、４２−３、４２−４、４２−５で構成した５個のボルテージホロワ回路の電流値を共通に制限する電源電流制限回路を、電流制限機能付きオペアンプを使用せずに、個別部品で構成した電流制限回路４３で置き換えた構成を有する。

図１３は、個別部品で構成する電流制限回路の構成例を示す図である。図１３において、ＶＤＤはオペアンプ電源であり、電流制限回路自体の電圧降下（約１．３Ｖ）を考慮して設定する。以下の説明でｉ，ｊは１，２，３のいずれかとする。図において、ＴＲｉ２とＴＲｉ３からなる回路部分は、一般的な広く知られた電流制限回路であり、Ｒｉ１の値で電流上限値が制御可能である。電流上限値Ｉｉ−ｍａｘは、次の式で与えられる。

Ｉｉ−ｍａｘ＝０．６／Ｒｉ１
このような電流制限回路が３個並列に接続されている。

論理信号ＥＮｉは、１つのみを「低（Ｌ）」、他を「高（Ｈ）」にする。オペアンプにより構成されるボルテージホロワ回路に供給される電流は、ＥＮｊのみがＬの場合、Ｉｊ−ｍａｘに制限される。Ｄｉ１は各電流制限回路間の干渉を防止するためのショットキー・バリア・ダイオードを示す。

電流上限制御回路１９は、ＬＵＴ３１に駆動周期Ｔに対応して、いずれの電流制限回路を選択するかを示す選択データを記憶している。変換回路３２は、この選択データをデコードするデコーダで実現される。

以上第１実施形態を説明したが、例えば第１実施形態の構成を適用したＡ４判カラーコレステリック液晶パネル（赤・緑・青の各色液晶層のセルギャプは５μｍ、パルス電圧は±３６Ｖ）を駆動する試作品の場合、電流制限無しでは平均昇圧効率は５０％未満であったが、本実施形態のように平均電流の２倍を電流制限値とした場合、平均昇圧効率は８５％に向上した。なお、この試作品で使用した部品は、昇圧回路１１の３６Ｖ出力用がnational Semiconductor社製LM2733Y、２０Ｖ出力用がMAXIM社製MAX8574、電流制限機能付きオペアンプ２１−２５がLinear Technology社製LT1790である。

図１４は、コレステリック液晶パネルを駆動周期の異なる複数の駆動フェーズで駆動する多階調駆動回路を有する第２実施形態のコレステリック液晶表示装置の概略構成を示す図である。第２実施形態のコレステリック液晶表示装置は、電流上限制御回路１９が、駆動周期Ｔと共に、画像データＩＤの内容に応じた実際の負荷容量から電流上限値を決定することが第１実施形態と異なり、他は同じである。このため、電流上限制御回路１９は、制御回路１７から駆動周期のデータを受けるだけでなく、画像データＩＤも取り込む。

電流上限制御回路１９は、次の式に従って電流上限値Ｉｍａｘを算出する。

Ｉｍａｘ＝α×Ｃｅ×Ｖ／Ｔ
ただし、αは負荷電流の上限値の平均電流に対する比を示す係数、Ｔは駆動周期、Ｖは駆動周期Ｔにおける出力電圧、Ｃｅは駆動周期Ｔにおける出力電圧Ｖに対する駆動ラインの実負荷容量である。

α、ＴおよびＶは第１実施形態と同じである。

液晶の負荷容量は、オン（ＯＮ）する画素の割合に応じて異なるので、電流上限制御回路１９は、画像データＩＤの各ステップのオン（ＯＮ）／オフ（ＯＦＦ）ドット数を計算する。電流上限制御回路１９は、あらかじめ算出されたオン／オフドット数に対応する実負荷容量の関係を記憶したルックアップテーブルを備えており、計算したオン／オフドット数に対応する実負荷容量を求める。その上で、上記の式に従ってＩｍａｘを算出する。

他の部分は第１実施形態と同じである。

第２実施形態でも、第１実施形態と同様に、平均昇圧効率を向上させることができる。

以上、本発明の実施例を説明したが、他にも各種の実施例が可能であるのはいうまでもない。

また、各種の条件は、対象とする表示素子の仕様に応じて決定すべきであることは言うまでもない。

図１Ａは、液晶駆動回路を示す図である。 図１Ｂは、液晶容量による駆動波形の鈍りを説明する図である。 図２Ａは、電流制限回路を有する液晶駆動回路を示す図である。 図２Ｂは、図２の駆動回路による駆動波形の鈍りを説明する図である。 図３は、特許文献２に記載されたコレステリック液晶パネルの多階調駆動法を説明する図である。 図４は、特許文献２に記載されたコレステリック液晶パネルの多階調駆動法における駆動波形の例を示す図である。 図５は、コレステリック液晶パネルの多階調駆動法における電流制限の問題点を説明する図である。 図６は、実施形態のコレステリック液晶パネルの多階調駆動法における電流制限の方法を説明する図である。 図７は、第１実施形態のコレステリック液晶表示装置の概略構成図である。 図８は、第１実施形態のコレステリック液晶表示装置のレギュレータの構成を示す図である。 図９は、第１実施形態のコレステリック液晶表示装置の電流上限制御回路の構成を示す図である。 図１０は、第１実施形態のコレステリック液晶表示装置の駆動方法を示すタイムチャートである。 図１１は、レギュレータの変形例の構成を示す図である。 図１２は、レギュレータのさらに別の変形例の構成を示す図である。 図１３は、電流制限機能付きのオペアンプを使用せずに、一般用オペアンプと組み合わせてレギュレータを構成する場合の個別部品で構成する電流制限回路の構成例を示す図である。 図１４は、第２実施形態のコレステリック液晶表示装置の概略構成図である。

１１ 昇圧回路
１２ 電圧形成回路
１３ 電圧選択回路
１４ レギュレータ
１５ ドライバＩＣ
１７ 制御回路
１８ 操作速度制御回路
１９ 電流上限制御回路
２０ コレステリック液晶パネル

Claims (13)

1. コレステリック液晶表示パネルを、駆動周期の異なる複数の駆動フェーズで駆動する多階調駆動回路であって、
   液晶駆動用電源の供給電流の上限を算出して上限制御信号を出力する電流上限制御回路と、
   前記液晶駆動用電源の供給電流を上限制御信号で指示される上限値以下に制限する供給電流制限回路と、を備え、
   前記電流上限制御回路は、前記上限制御信号を、各駆動フェーズの駆動周期に応じて切り替えることを特徴とする多階調駆動回路。
2. 前記供給電流の上限値は、各駆動フェーズの平均電流に所定係数を乗じた値である請求項１に記載の多階調駆動回路。
3. 前記所定係数は１．５以上５以下の値である請求項２に記載の多階調駆動回路。
4. 前記所定係数は２である請求項３に記載の多階調駆動回路。
5. 前記平均電流は、各駆動フェーズの駆動周期をＴ、平均電流をＩave、駆動周期Ｔにおける出力電圧をＶ、駆動周期Ｔにおける出力電圧Ｖに対する平均負荷容量をＣ、とした時に、
   Ｉave＝Ｃ×Ｖ／Ｔで与えられる請求項２に記載の多階調駆動回路。
6. 前記電流上限制御回路は、駆動周期をアドレスとし、前記駆動周期に対応する供給電流の上限値データをあらかじめ格納したテーブルと、前記テーブルから読み出した上限値データを前記供給電流制限回路に供給する信号に変換する信号変換回路と、を備える請求項１に記載の多階調駆動回路。
7. 前記信号変換回路は、Ｄ／Ａコンバータである請求項６に記載の多階調駆動回路。
8. 前記供給電流制限回路は、出力電流制限機能を有するオペアンプである請求項１に記載の多階調駆動回路。
9. 前記供給電流制限回路は、ダイオードを介して並列に接続した電流上限値が固定の複数の電流制限回路と、前記電流上限制御回路からの信号に応じて前記複数の電流制限回路のうち動作状態にする回路を選択するデコーダと、を備える請求項１に記載の多階調駆動回路。
10. 前記電流上限制御回路は、各駆動フェーズの駆動周期Ｔにおける出力電圧Ｖに対する実負荷容量を算出する実負荷容量算出回路をさらに備え、
    前記供給電流の上限値は、各駆動フェーズの平均電流Ｉaveに所定係数を乗じた値であり、平均電流Ｉaveは、
    Ｉave＝Ｃ×Ｖ／Ｔで与えられる請求項１に記載の多階調駆動回路。
11. 前記実負荷容量算出回路は、表示する画像データ中のオン画素数を算出するオン画素数算出回路と、算出したオン画素数に対応する実負荷容量を格納したテーブルと、を有する請求項１０に記載の多階調駆動回路。
12. コレステリック液晶表示パネルと、請求項１に記載の多階調駆動回路と、を備えるコレステリック液晶表示装置。
13. コレステリック液晶表示パネルを、駆動周期の異なる複数の駆動フェーズで駆動する多階調駆動方法であって、
    液晶駆動用電源の供給電流の上限値を算出し、
    前記液晶駆動用電源の供給電流の前記上限値を、各駆動フェーズの駆動周期に応じて切り替えることを特徴とする多階調駆動方法。

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