JPWO2009098802A1 - 画素回路および表示装置 - Google Patents

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Abstract

発光輝度が電流制御される表示素子（３０６）と、階調信号としての入力変量に対する出力電流特性が飽和特性を示す、少なくとも１つの第１スイッチング素子部（３０４）と、階調信号としての入力変量に対する出力電流特性が線形特性を示す、少なくとも１つの第２スイッチング素子部（３０５）とを備え、前記第１スイッチング素子部（３０４）によって決定される電流を出力する第１電流経路と、前記第２スイッチング素子部（３０５）によって決定される電流を出力する第２電流経路とが合流して、前記表示素子（３０６）の電流経路に接続されている。これにより、所定のドライバ出力範囲内で十分に通常階調表示を行うための電圧範囲を十分に確保しつつ、より高いピーク輝度を発生できる画素回路および表示装置を提供する。

Description

本発明は、有機電界発光（以下有機ＥＬという）表示装置などのアクティブマトリクス型表示装置に関し、具体的には画素回路構成およびその階調駆動方法に関する。
アクティブマトリクス型有機ＥＬ表示装置では、図１１で示されるように、一画素セル内においては発光体である有機ＥＬ薄膜１０８に半導体スイッチング素子１０６が電気的に接続され、電源電圧Ｖｐの電源供給電極１０３と電源電圧ＶＣの共通電極１０４との間の直列回路として構成される。また、発光電流Ｉを制御する半導体スイッチング素子１０６が所定の導電率となるように半導体スイッチング素子１０６のゲート端子に、データ信号線１０１から階調信号ＶＤが印加される。階調信号ＶＤの上記ゲート端子への印加は、電圧ＶＳが印加される配線１０２によってスイッチング素子１０５がＯＮ制御されることにより行われる。画素内の容量値Ｃｓを有する容量素子１０７によって、所定の期間のゲート電圧Ｖｇが保持され、所定の階調レベルでの発光を維持することができる。
特許文献１での画素構成は、所定の信号電圧範囲内での階調駆動を実現するものである。図１３で示される画素回路では、低い階調レベルと高い階調レベルとの表示において、駆動ＴＦＴ１１０１ａを通る経路と駆動ＴＦＴ１１０１ｂを通る経路との２系統の電流供給路を切り替える駆動方式となっている。また、上記ＴＦＴの電流供給能力をそれぞれのＴＦＴが分担する階調表示レベルに合わせて設定することで、供給電流が小さくても上記ＴＦＴに高いＶｇｓ電圧を印加することができ、閾値ばらつきの影響が少ない表示を行うことができる。
日本国公開特許公報「特開２００４−３４１３６８号公報（公開日：２００４年１２月２日）」
有機ＥＬ表示装置は、アクティブマトリクス画素回路を有する場合、画素内部のＴＦＴ素子の電流−電圧特性が表示品位に影響を及ぼす。
特に有機ＥＬ素子の発光電流を決定するための電流制御用ＴＦＴの電流電圧特性は、データ信号ドライバ等からの制御信号の電流電圧の範囲内で所定の階調表示が行えるように設計される必要がある。
ところが所定の電圧範囲内で階調表示を行う際、例えば画像内容に応じて画素の輝度出力を所定のレベル以上に高めたい場合、すなわち、いわゆるピーク輝度を発生するような表示を行いたい場合に、単一のＴＦＴ素子が持つ電流電圧特性ではドライバ等から供給される信号電圧範囲に制限があり、より高いピーク輝度を発生させるための階調の表示範囲が制限されてしまう。
例えば、飽和特性領域で動作させるように設計したＴＦＴを用いる場合には、ＴＦＴドレイン電流変化はゲート電圧変化の２乗に概ね比例する。
ゲート電圧に印加される階調信号はドライバ回路から供給されるが、設計上の電圧出力制限により、例えば振幅が５Ｖｐｐ程度であるとした場合に、ピーク輝度を通常階調表示における最大輝度の２倍になるように設計するためには、５Ｖｐｐ出力時に上記最大輝度の２倍輝度、約３．５Ｖｐｐ出力時に上記最大輝度の１倍輝度となる発光電流が発生できるように階調範囲を設定する必要がある。また５Ｖｐｐ時に３倍相当の輝度を出力させたい場合は、約２．９Ｖｐｐ範囲内で通常の階調表示を行う必要がある。
また、さらにより高いピーク輝度を必要とする場合は、通常階調表示のための電圧範囲がさらに狭い範囲に制限される。
ところが、ピーク輝度を必要とする階調の発生頻度は全体的に表示が低階調である場合に多く、表示階調のほとんどは通常表示階調の範囲内であるため、ドライバの電圧出力範囲が低階調側出力に集中しており、電圧範囲を有効に活用できていない。
つまり、ドライバ用素子が５Ｖｐｐの出力仕様であるとすると、通常表示のためには実際には３Ｖｐｐまでしか利用しないのであれば、ドライバを３．５Ｖｐｐ程度の仕様に対応させれば、消費電力やモジュールコストの点で有利に働くことになるが、前述のようにピーク輝度を得るための電圧範囲は十分に広くとる必要がある。
このように信号ドライバの出力に制限があるため、より高いピーク輝度を発生しようとする場合に、通常の階調表現を行うための電圧範囲が狭くなってしまい、ドライバ出力に対しての電圧範囲の効率的な利用ができなくなってしまうという問題がある。
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、所定のドライバ出力範囲内で十分に通常階調表示を行うための電圧範囲を十分に確保しつつ、より高いピーク輝度を発生できる画素回路および表示装置を提供することである。
本発明の画素回路は、上記課題を解決するために、発光輝度が電流制御される表示素子と、階調信号としての入力変量に対する出力電流特性が飽和特性を示す、少なくとも１つの第１スイッチング素子部と、階調信号としての入力変量に対する出力電流特性が線形特性を示す、少なくとも１つの第２スイッチング素子部とを備え、前記第１スイッチング素子部によって決定される電流を出力する第１電流経路と、前記第２スイッチング素子部によって決定される電流を出力する第２電流経路とが合流して、前記表示素子の電流経路に接続されていることを特徴としている。
上記の発明によれば、第１スイッチング素子部が飽和特性領域における電流を出力し、第２スイッチング素子部が線形領域における電流を出力して、それらの合成電流を表示素子に供給する。従って、低階調領域側では第１スイッチング素子部から出力された電流が、表示素子に流れる電流のうちで優勢となるようにし、高階調領域側では第２スイッチング素子部から出力された電流によって輝度変化に追随することのできる大きな電流変化を、表示素子に流す電流に与えることができる。
このように、飽和特性を示す第１スイッチング素子部と、線形特性を示す第２スイッチング素子部とを併用することによって、比較的小さな信号電圧振幅で大きな発光電流まで生成することができる。このことによって、ドライバ等で制限された信号電圧振幅範囲内で通常階調を表示するための信号電圧振幅を十分に広くとることができる。
以上により、所定のドライバ出力範囲内で十分に通常階調表示を行うための電圧範囲を十分に確保しつつ、より高いピーク輝度を発生できる画素回路を提供することができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記第１スイッチング素子部および前記第２スイッチング素子部は、それぞれ２端子以上を有する、１つの半導体素子からなる、あるいは、複数の半導体素子の並列回路からなることを特徴としている。
上記の発明によれば、第１スイッチング素子部および第２スイッチング素子部を、従来から存在する２端子以上を有する半導体素子を用いて容易に構成することができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記第１スイッチング素子部および前記第２スイッチング素子部は、それぞれ３端子以上を有する、１つの薄膜トランジスタからなる、あるいは、複数の薄膜トランジスタの並列回路からなることを特徴としている。
上記の発明によれば、第１スイッチング素子部および第２スイッチング素子部を、従来から存在する３端子以上を有する薄膜トランジスタを用いて容易に構成することができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記第１スイッチング素子部を構成する薄膜トランジスタの各ゲートチャネル幅の合計をＷ１、各ゲートチャネル長をＬ１とし、前記第２スイッチング素子部を構成する薄膜トランジスタの各ゲートチャネル幅の合計をＷ２、各ゲートチャネル長をＬ２とするとき、Ｗ１／Ｌ１≦Ｗ２／Ｌ２を満たしていることを特徴としている。
上記の発明によれば、薄膜トランジスタの寸法を上記のように設定することにより、容易に、第１スイッチング素子部を飽和特性に、第２スイッチング素子部を線形特性にすることができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記第１スイッチング素子部および前記第２スイッチング素子部を構成する薄膜トランジスタがＰ型であって、前記第１スイッチング素子部を構成する薄膜トランジスタである第１薄膜トランジスタは、閾値電圧Ｖｔｈ１の飽和特性を有するとともに電圧Ｖ１を出力する第１電源線から出力電流を生成し、前記第２スイッチング素子部を構成する薄膜トランジスタである第２薄膜トランジスタは、閾値電圧Ｖｔｈ２の線形特性を有するとともに電圧Ｖ２を出力する第２電源線から出力電流を生成し、第１薄膜トランジスタの電流出力端子および第２薄膜トランジスタの電流出力端子は前記表示素子の電流経路の一方の端子電極に接続され、前記表示素子の他方の端子電極は共通電極に接続されており、Ｖ１＋Ｖｔｈ１≧Ｖ２＋Ｖｔｈ２を満たしていることを特徴としている。
上記の発明によれば、通常階調表示では第１薄膜トランジスタの出力電流の寄与が優勢になり、高階調表示やピーク輝度表示では第２薄膜トランジスタの出力電流の寄与を大きくすることができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、Ｖ１≧Ｖ２を満たしていることを特徴としている。
上記の発明によれば、高階調表示における階調信号対階調輝度出力の変化率を大きくすることができ、通常階調表示での数倍の発光電流を、少ない増分の信号電圧変化で得ることができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記第１スイッチング素子部および前記第２スイッチング素子部を構成する薄膜トランジスタがＮ型であって、前記第１スイッチング素子部を構成する薄膜トランジスタである第１薄膜トランジスタは、閾値電圧Ｖｔｈ１の飽和特性を有するとともに電圧Ｖ１を出力する第１電源線から出力電流を生成し、前記第２スイッチング素子部を構成する薄膜トランジスタである第２薄膜トランジスタは、閾値電圧Ｖｔｈ２の線形特性を有するとともに電圧Ｖ２を出力する第２電源線から出力電流を生成し、第１薄膜トランジスタの電流出力端子および第２薄膜トランジスタの電流出力端子は前記表示素子の電流経路の一方の端子電極に接続され、前記表示素子の他方の端子電極は共通電極に接続されており、Ｖ１＋Ｖｔｈ１≦Ｖ２＋Ｖｔｈ２を満たしていることを特徴としている。
上記の発明によれば、通常階調表示では第１薄膜トランジスタの出力電流の寄与が優勢になり、高階調表示やピーク輝度表示では第２薄膜トランジスタの出力電流の寄与を大きくすることができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、Ｖ１≦Ｖ２を満たしていることを特徴としている。
上記の発明によれば、高階調表示における階調信号対階調輝度出力の変化率を大きくすることができ、通常階調表示での数倍の発光電流を、少ない増分の信号電圧変化で得ることができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記第１スイッチング素子部を構成する薄膜トランジスタのゲート端子と、前記第２スイッチング素子部を構成する薄膜トランジスタのゲート端子とには、同一の電圧が印加されることを特徴としている。
上記の発明によれば、ゲート電圧を印加する配線を第１スイッチング素子部と第２スイッチング素子部とで共通化することができるので、回路構成を簡略化することができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記第１電源線から前記第１スイッチング素子部および前記表示素子を経由して前記共通電極に至る経路と前記第２電源線から前記第１スイッチング素子部および前記表示素子を経由して前記共通電極に至る電流経路とを合わせた経路上に、前記表示素子に流す電流の導通および遮断を行う少なくとも１つの薄膜トランジスタをさらに備えていることを特徴としている。
上記の発明によれば、前記表示素子に流す電流の導通および遮断を行う少なくとも１つの薄膜トランジスタをさらに備えていることにより、表示のタイミングをフレーム内で任意に行うことができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記表示素子を用いた点灯表示プロセスにおける非発光プロセスにおいて、前記第１スイッチング素子部を構成する薄膜トランジスタのゲート端子と、前記第２スイッチング素子部を構成する薄膜トランジスタのゲート端子との少なくともいずれか一方に初期電圧が設定されるプロセスを有することを特徴としている。
上記の発明によれば、第１スイッチング素子部および第２スイッチング素子部は通常はプロセスばらつきを含んでおり、隣り合って近接する素子であっても電流電圧特性にばらつきを生じるため、ゲート電圧の初期電圧を設定するプロセスを行うことにより、初期電圧を基準点としてデータ信号に応じてゲート電圧をシフトすることで、閾値起因の発光電流ばらつきを軽減することができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、通常階調範囲を０から１までの値とするとともに、ピーク階調範囲を１を越える値とするように規格化された階調範囲を有し、前記通常階調範囲を表示する階調信号電圧振幅を０から１までの値とするとともに、前記ピーク階調範囲を表示する階調信号電圧振幅を１を越える値とするように規格化された階調信号電圧振幅範囲において、値が３分の２以上となる階調信号電圧振幅では、前記第２スイッチング素子部による点灯寄与率を２０％以上有し、表示階調レベルの上昇に対応する階調信号電圧振幅の変化に対して点灯寄与率が増加することを特徴としている。
上記の発明によれば、階調信号電圧振幅範囲において、値が３分の２以上となる階調信号電圧振幅では、第２スイッチング素子部による点灯寄与率を２０％以上有しているので、高階調領域で明るさの増加を感じることができるようになり、ピーク輝度を確保した状態で、通常階調範囲の高階調レベルを良好に表示することができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記規格化された階調信号電圧振幅範囲の１の値における第１スイッチング素子部による点灯寄与率が４５％以上５５％以下であることを特徴としている。
上記の発明によれば、高階調領域において明度指数曲線をほぼ線形にすることができるという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記階調信号電圧振幅範囲において値が３分の１以上３分の２未満となる階調信号電圧振幅において、前記第２スイッチング素子部による点灯寄与率を０％以上２０％未満有し、表示階調レベルの上昇に対応する階調信号電圧振幅の変化に対して点灯寄与率が増加することを特徴としている。
上記の発明によれば、明度指数の変化が輝度変化に対して非常に滑らかになるため、表示の不自然さが減少するという効果を奏する。
本発明の画素回路は、上記課題を解決するために、前記階調信号電圧振幅範囲において値が３分の１未満となる階調信号電圧振幅において、第２スイッチング素子部による点灯寄与率を０％〜２０％未満有し、表示階調レベルの上昇に対応する階調信号電圧振幅の変化に対して点灯寄与率が増加することを特徴としている。
上記の発明によれば、明度指数の変化が輝度変化に対して滑らかになるため、表示の不自然さが減少するという効果を奏する。
本発明の画素回路は、上記課題を解決するために、通常階調範囲を０から１までの値とするとともに、ピーク階調範囲を１を越える値とするように規格化された階調範囲を有し、通常階調範囲を表示する階調信号電圧振幅を０から１までの値とするとともに、ピーク階調範囲を表示する階調信号電圧振幅範囲を１を越える値とするように規格化された階調信号電圧振幅範囲において、階調信号電圧振幅に対する明度指数の特性が、階調信号電圧振幅が３分の２以上の範囲では、明度指数曲線の傾きの誤差が理想の線形関係に対して５％以内であることを特徴としている。
上記の発明によれば、高階調領域で明るさの増加を感じやすくなるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、前記表示素子は有機発光ダイオードであることを特徴としている。
上記の発明によれば、所定のドライバ出力範囲内で有機発光ダイオードの動作範囲を有効に活用して高表示品位の有機ＥＬ表示装置を提供することができるという効果を奏する。
本発明の表示装置は、上記課題を解決するために、前記画素回路を複数備え、前記画素回路に前記階調信号の供給を許可する選択信号を供給する画素選択信号回路部と、供給される階調信号を前記画素回路に供給する階調信号供給回路部と、前記第１スイッチング素子部が出力電流を生成する電源を供給する第１電源線と、前記第２スイッチング素子部が出力電流を生成する電源を供給する第２電源線と、前記画素選択信号回路部から出力された前記選択信号を前記画素回路に伝達する走査信号線と、前記階調信号供給回路部から出力された前記階調信号を前記画素回路に伝達するデータ信号線とをさらに備えていることを特徴としている。
上記の発明によれば、所定のドライバ出力範囲内で十分に通常階調表示を行うための電圧範囲を十分に確保しつつ、より高いピーク輝度を発生できる表示装置を提供することができるという効果を奏する。
本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本発明の実施形態を示すものであり、画素回路の基本構成を示す回路ブロック図である。 図１の画素回路の第１実施例を示す回路図である。 第１薄膜トランジスタおよび第２薄膜トランジスタの出力電流とゲート電圧との関係を示す特性図である。 図１の画素回路の第２実施例を示す回路図である。 図４の画素回路について発光素子電流と階調信号電圧との関係を示す特性図である。 図４の画素回路について通常階調電流倍率と階調信号電圧との関係を示す特性図である。 図４の画素回路について規格化輝度および規格化明度指数と規格化階調信号電圧振幅との関係を示す特性図である。 図１の画素回路について規格化輝度および規格化明度指数と規格化階調信号電圧振幅との関係を示す特性図である。 図１の画素回路について規格化明度指数と規格化階調信号電圧振幅との関係を示す特性図である。 図１の画素回路について輝度増分の寄与率と規格化階調信号電圧振幅との関係を示す特性図である。 本実施形態に対する比較例の画素回路の構成を示す回路図である。 図１１の画素回路について薄膜トランジスタの出力電流とゲート電圧との関係を示す特性図である。 従来技術を示すものであり、画素回路の構成を示す回路図である。 本発明の実施形態を示すものであり、図４の画素回路を備えた表示装置の構成を示すブロック図である。
符号の説明
１、２、３ 画素回路
３０４ 第１半導体素子（第１スイッチング素子部、第１薄膜トランジスタ）
３０５ 第２半導体素子（第２スイッチング素子部、第２薄膜トランジスタ）
３０６、４００、６００
発光素子（表示素子）
４０１ａ ＴＦＴ（第１スイッチング素子部、第１薄膜トランジスタ）
４０１ｂ ＴＦＴ（第２スイッチング素子部、第２薄膜トランジスタ）
６０１ａ ＴＦＴ（第１スイッチング素子部、第１薄膜トランジスタ）
６０１ｂ ＴＦＴ（第２スイッチング素子部、第２薄膜トランジスタ）
３０１ 供給電源電極（第１電源線）
３０２ 供給電源電極（第２電源線）
４０２ａ、６０２ａ
電流供給電圧線（第１電源線）
４０２ｂ、６０２ｂ
電流供給電圧線（第２電源線）
１４０２ 階調信号線（データ信号線）
１４０３ ライン選択線（走査信号線）
１４０４ａ 電源供給線（第１電源線）
１４０４ｂ 電源供給線（第２電源線）
１４０６ ソースドライバ回路（階調信号供給回路部）
１４０７ ゲートドライバ回路（画素選択信号回路部）
本発明の一実施形態について図１ないし図１２および図１４に基づいて説明すると以下の通りである。
図１に、本実施形態に係る画素回路１の基本構成を示す。
画素回路１は、階調表示に関わる発光電流を制御する回路構成を示しており、第１半導体素子（第１スイッチング素子部、第１薄膜トランジスタ）３０４、第２半導体素子（第２スイッチング素子部、第２薄膜トランジスタ）３０５、および、発光素子（表示素子）３０６を備えている。上記半導体素子はここでは２つの場合を示しているが、これに限らず一般に複数でよい。
第１半導体素子３０４および第２半導体素子３０５はそれぞれ、発光素子３０６に流す発光電流Ｉｅを制御する発光電流制御用スイッチング素子である。発光素子３０６は輝度が電流制御される素子であって、例えば有機発光ダイオードであり、第１半導体素子３０４により制御される発光電流Ｉ１が流れる経路と、第２半導体素子３０５により制御される発光電流Ｉ２が流れる経路とがそれぞれの電流出力端子側で合流して、単一の発光素子として設けられる発光素子３０６の一端に接続されている。
第１半導体素子３０４の上記合流点とは反対側の一端は供給電源電極（第１電源線）３０１に、第２半導体素子３０５の上記合流点とは反対側の一端は供給電源電極（第２電源線）３０２に、それぞれ接続されている。供給電源電極３０１の電圧と供給電源電極３０２の電圧とは同じであってもよいが、一般には互いに異なっていてよい。また、発光素子３０６の他端は共通電極３０３に接続されている。これにより、第１半導体素子３０４および第２半導体素子３０５のそれぞれと発光素子３０６とは、供給電源電極３０１あるいは３０２と共通電極３０３との間に直列に接続された関係となっている。上記半導体素子が一般に複数設けられる場合には、それぞれの半導体素子により制御される電流が流れる経路が互いに合流して発光素子３０６に接続され、各半導体素子の供給電源電極と共通電極３０３との間に、各半導体素子と発光素子３０６とが直列に接続された関係となる。
発光素子３０６に接続される複数の電流経路のうちの少なくとも一つは、主に飽和特性（特にＭＯＳ型のトランジスタにおける飽和領域のように電流が一定と見なされる場合には、定常電流特性すなわち定電流特性とも呼ばれる）を示す電流電圧特性を有する半導体素子を用いて構成されており、ここでは第１半導体素子３０４を用いて構成されている。また、上記電流経路のうちの少なくとも一つは、主に線形特性を示す電流電圧特性を有する半導体素子によって構成されており、ここでは第２半導体素子３０５を用いて構成されている。
これらの半導体素子は、それぞれ２以上の端子を有する構成であり、所定の電圧範囲での最大印加電圧および最小印加電圧において、導通時と非導通時とでの電流比が少なくとも１００以上であるスイッチ特性を有する。
ここで、第１半導体素子３０４の２端子間に一定以上の電圧が印加される場合に、第１半導体素子３０４は飽和特性となる。
例えば第１半導体素子３０４が３端子（すなわち、ソース、ドレイン、ゲートの３端子である）のＰ型ＴＦＴ１で構成される場合は、式（１）に示すように、ドレイン・ソース間にはＴＦＴ１の閾値電圧Ｖｔｈ１よりも十分に大きい電圧差Ｖｄｓ１が印加され、ゲート・ソース間にはドレイン・ソース間電圧差Ｖｄｓ１よりも小さい電圧差Ｖｇｓ１が印加される。画素回路１においては、第１半導体素子３０４のゲート電圧は階調信号としての入力変量となり、第１半導体素子３０４は、このゲート電圧で決定される電流を出力する。
Ｖｄｓ１＝Ｖｓ１−Ｖｄ１＞＞−Ｖｔｈ１
Ｖｇｓ１＝Ｖｓ１−Ｖｇ１≦Ｖｄｓ１
・・・・・・・・・・（１）
なお、ここでＶｔｈ１はＴＦＴ１が非導通状態から導通状態に変化する際の閾値電圧であり、ソース電圧値Ｖｓ１を基準にしたときのゲート電圧値Ｖｇ１との差として、負の値を持つ。また、一般的な閾値電圧Ｖｔｈの値としては、実質的にオン電流とオフ電流との境界と見なせる所定のソース・ドレイン電流となるＩｄｓ０に対するゲート・ソース間電圧Ｖｇｓ０であっても良いし、通常の電流電圧近似式による導出値であっても良い。
ここで、各端子間の電圧差は、ＴＦＴ１がＰ型であるため、ソース電圧値を基準にすると式（２）のようにドレイン電圧値Ｖｄ１がソース電圧値Ｖｓ１よりも低くなる。また、ゲート電圧値Ｖｇ２は、ＴＦＴ１が非導通状態である場合は式（３）に示す範囲の電圧値であり、導通状態であるときは、式（４）に示す電圧の範囲を示す。
Ｖｓ１＞Ｖｄ１ ・・・・・・・・・・（２）
Ｖｇ１＞Ｖｓ１＋Ｖｔｈ１ ・・・・・・・・・・（３）
Ｖｇ１≦Ｖｓ１＋Ｖｔｈ１ ・・・・・・・・・・（４）
このような構成であれば、ゲート・ソース間電圧が一定であるときは、ドレイン・ソース間電圧が僅かに変動してもドレイン・ソース端子間の電流変化は非常に小さく、定電流特性を示す。例えば、ドレイン・ソース間電圧が１Ｖ程度変動しても、ゲート・ソース間電圧が一定であれば、ドレイン・ソース間電流は数％程度以下の電流変動である。
また、上記構成でのＴＦＴ１では、ゲート・ソース間電圧差のおおよそ２乗に比例してドレイン・ソース間の導通電流が変化する。
一般にはこのような電圧電流特性を示す条件の範囲を飽和特性領域と呼んでいる。
一方、第２半導体素子３０５においては、その２端子間の電圧におおむね比例した端子間電流が流れる。
例えば第２半導体素子３０５が３端子（すなわち、ソース、ドレイン、ゲートの３端子である）のＰ型ＴＦＴ２で構成される場合は、式（５）に示すように、ドレイン・ソース間にはＴＦＴ２の閾値電圧Ｖｔｈ２とも同程度かそれよりも小さい電圧差Ｖｄｓ２が印加され、ゲート・ソース間にはドレイン・ソース間電圧差Ｖｄｓ２よりも十分に大きい電圧差Ｖｇｓ２が印加される。なお、ここでＶｔｈ２はＴＦＴ２が非導通状態から導通状態に変化する際の閾値電圧であり、ソース電圧値Ｖｓ２を基準にしたときのゲート電圧値Ｖｇ２との差として、負の値を持つ。画素回路１においては、第２半導体素子３０５のゲート電圧は階調信号としての入力変量となり、第２半導体素子３０５は、このゲート電圧で決定される電流を出力する。
Ｖｄｓ２＝Ｖｓ２−Ｖｄ２＜〜−Ｖｔｈ２
Ｖｇｓ２＝Ｖｓ２−Ｖｇ＞＞Ｖｄｓ２
・・・・・・・・・・（５）
ここで、各端子間の電圧差は、ＴＦＴ２がＰ型であるため、ソース電圧値を基準にすると式（６）のようにドレイン電圧値Ｖｄ２がソース電圧値Ｖｓ２よりも低くなる。また、ゲート電圧値Ｖｇ２は、ＴＦＴ２が非導通状態である場合は式（７）に示す範囲の電圧値であり、導通状態であるときは式（８）に示す電圧の範囲を示す。
Ｖｓ２＞Ｖｄ２ ・・・・・・・・・・（６）
Ｖｇ２＞Ｖｓ２＋Ｖｔｈ２ ・・・・・・・・・・（７）
Ｖｇ２≦Ｖｓ２＋Ｖｔｈ２ ・・・・・・・・・・（８）
ＴＦＴ２は、このような電圧条件を満たせばおおむねソース・ドレイン間電圧差Ｖｄｓ２に比例したソース・ドレイン間の導通電流となる。一般にはこのような電圧電流特性を示す条件の範囲を線形特性領域と呼んでいる。
このようにして、供給電源電極３０１・３０２から得られるＴＦＴ１およびＴＦＴ２の素子電流Ｉ１・Ｉ２は合成されて、発光電流Ｉｅとして、発光素子を介して共通電極へと流れる。階調表示は、おおむね印加電流に比例した輝度によって出力表示される。
上記構成においては発光素子３０６は、比較的低階調表示の際は主にＴＦＴ１による電流寄与の発光を示し、高階調表示になるとＴＦＴ２の電流寄与が加算された発光を示す。さらにより高階調のピーク輝度表示領域においては、ＴＦＴ１のみの電流寄与に比べて、ＴＦＴ２による数倍の電流寄与で階調表示することができる。
上記構成により、ＴＦＴ１のみの電流寄与によって階調表示を行った場合と比較すると、おおむねゲート電圧振幅の２乗に比例した発光電流Ｉｅが発光素子３０６に印加される場合に比べて、同じゲート信号電圧振幅でより高い発光輝度を得ることができ、かつ十分に広い電圧範囲で通常の階調表示を行うことができる。
上記構成においては、発光電流Ｉｅを制御するＴＦＴ１およびＴＦＴ２はそれぞれが単一の半導体素子であっても良く、またＴＦＴ１およびＴＦＴ２のそれぞれが複数の半導体素子の並列回路で置き換えられてもよい。
この様にする事で階調信号に対する電流出力関数を任意に設定することができ、階調表示品位を高めることができる。
また、供給電源電極３０１からＴＦＴ１および発光素子３０６を経由して共通電極３０３に至る経路と、供給電源電極３０２からＴＦＴ２を経由して共通電極３０３に至る経路とを合わせた経路のどこかに、発光電流Ｉｅの遮断または導通を制御する第３のＴＦＴ３が１つまたは複数設けられていても良い。
この様にする事で、表示のタイミングをフレーム内の任意の時点で行うことが可能になる。また、ＴＦＴの電流特性を他の画素の特性と概ね揃うように制御することが容易になり、階調表示品位を高めることができる。
また、上記構成においては、ＴＦＴ１のソース電圧Ｖｓ１およびＴＦＴ２におけるソース電圧Ｖｓ２は、定電流出力となるＴＦＴ１に対して、線形電流出力となるＴＦＴ２の関係においては、式（９）を満たしていることが望ましい。なおここで該ＴＦＴの極性は互いにＰ型あるいはＮ型の同極性であり、Ｐ型の場合はＣ＝−１、Ｎ型の場合はＣ＝１となる。
Ｃ・Ｖｓ１≦Ｃ・Ｖｓ２ ・・・・・・・・・・・・・・（９）
この様にする事で、高階調表示における階調信号対階調輝度出力の変化率を大きくすることができ、通常階調表示での数倍の発光電流Ｉｅを少ない増分の信号電圧変化で得ることができる。
なお、本明細書で用いられている「通常階調表示」とは、例えば表示階調が８ビット階調であれば、０階調レベルから２５５階調レベルまでの２５６通りの輝度のレベルが出力されるような信号電圧振幅範囲によって表示される階調範囲である。
例えば原階調信号電圧振幅が３Ｖｐｐである場合に、本願の構成によって同じ階調レベルの範囲を表現できる信号電圧振幅範囲が２．５Ｖｐｐであるなら、２．５Ｖｐｐまでの範囲が通常階調表示を行うことのできる信号電圧範囲となる。
また、上記構成においては、ＴＦＴ１のソース電圧Ｖｓ１および閾値電圧Ｖｔｈ１とＴＦＴ２のソース電圧Ｖｓ２および閾値電圧Ｖｔｈ２との関係は式（１０）を満たしていることが望ましい。なおここでも該ＴＦＴの極性は互いにＰ型あるいはＮ型の同極性であり、Ｐ型の場合はＣ＝−１、Ｎ型の場合はＣ＝１となる。
Ｃ・（Ｖｓ１＋Ｖｔｈ１）≦Ｃ・（Ｖｓ２＋Ｖｔｈ２） ・・・・（１０）
この様にすることで、通常階調表示ではＴＦＴ１の寄与が優勢になり、より高階調表示やピーク輝度表示ではＴＦＴ２の寄与が大きくなるように設定することができる。
また、上記構成において、ＴＦＴ１およびＴＦＴ２の極性が同じ場合に、それぞれのＴＦＴのゲート電圧Ｖｇ１およびＶｇ２を同電位となるようにすることが望ましい。この様にする事で、回路構成上の配線の共通化を行うことができ、回路構成をより簡略することができる。
また、上記構成において半導体素子を３端子型のＴＦＴ素子として表したが、２端子素子でも良く、また４以上の端子を有するスイッチング素子であっても良い。
また、上記構成においては、一連の点灯表示プロセスにおける非発光プロセス（非点灯プロセス）において、定電流特性を示すＴＦＴ１および線形特性を示すＴＦＴ２の少なくともいずれか一方に、所定のゲート電圧を設定するプロセスを含んでいることが望ましい。なぜなら、上記の発光電流制御素子は通常はプロセスばらつきを含んでおり、隣り合って近接する素子であっても電流電圧特性にばらつきを生じるからである。画素毎に同一のゲート電圧をそれぞれに印加したとしても、素子の閾値特性や移動度特性が若干異なるため、発光電流にばらつきが生じる可能性が高くなる。
このため、前記ＴＦＴ１およびＴＦＴ２には、例えば閾値電圧付近にゲート電圧の初期電圧を設定することができるような回路を有していることが望ましい。このように各ＴＦＴの閾値付近に電圧を揃え、その電圧を基準点としてデータ信号に応じてゲート電圧をシフトすることで、閾値起因の発光電流ばらつきを軽減することができる。
また、上記構成では、通常階調範囲が０〜１、ピーク階調範囲が１を越える値で規格化された階調範囲において、３分の２（０．６６７）以上の階調範囲では線形動作するＴＦＴ２の点灯寄与を示す電流寄与が２０％以上含まれていることが望ましい。
なおここでは、規格化された通常階調範囲（０〜１）を８ビット階調とした場合に、規格化階調レベルが０以上３分の１（≒０．３３３）未満である領域は０〜８４階調の低階調領域、規格化階調レベルが３分の１（≒０．３３３）以上３分の２（≒０．６６７）未満である領域は８５〜１６９階調の中階調領域、規格化階調レベルが３分の２（≒０．６６７）以上１以下である領域は１７０〜２５５階調の高階調領域、規格化階調レベルが１を越える階調である２５６階調以上はピーク階調領域とする。
上記階調表現においては、通常階調レベルの表現ビット数が８ビット以外であっても、同様の概念で階調範囲を定義するものとする。
上記定義範囲において、階調レベルが高階調領域であるときは、発光電流Ｉｅの２０％以上が線形動作するＴＦＴ２の点灯寄与を示す電流寄与であることは以下の理由による。
ＣＩＥ１９７６ＣＵＳ色度図におけるＬ＊ｖ＊ｕ＊表色系（ＪＩＳ Ｚ８７２９）は、ＣＩＥ（国際照明委員会）が１９７６年に推奨した知覚的にほぼ均等な歩度をもつ色空間（均等色空間）の一つである。Ｌ＊は明度指数を表し、ｕ＊とｖ＊とは色度を示す指標である。この表色系は自身が発光するモニタのようなデバイス機器において広く用いられている。
表示を行った際、視感度的に最も重要なパラメータは明度指数Ｌ＊であり、背景輝度Ｙｎに対する発光輝度Ｙの比によって下記の様に定義される。
Ｌ＊＝１１６（Ｙ／Ｙｎ）1/3 ただし、Ｙ／Ｙｎ＞０．００８８５６
・・・・・・・・・・（１１）
つまり明度指数Ｌ＊は、背景輝度Ｙｎに対する発光輝度Ｙの比の３分の１乗に比例して感じられることになる。式（１１）によれば、輝度Ｙが大きくなるにつれて明るい部分の明度指数Ｌ＊の変化は緩慢になることが分かる。このことにより、高階調レベルでの表示では、輝度を多少変化させた程度では明るさが変化したようにあまり感じることができない。
階調信号電圧振幅に対して明度指数がおおよそ比例関係になる様に発光輝度を制御するようにすれば自然な画像表示を実現することができる。
図８は、階調信号の入力に対して２次関数的な輝度の変化をする場合における輝度曲線Ｙ０およびこれに対応する明度指数曲線Ｌ０＊と、本実施形態に示される特徴を持った輝度特性曲線Ｙｔおよびこれに対する明度指数曲線Ｌｔ＊とを示す。
ここで、階調信号電圧は所定の出力振幅範囲で規格化されている。
規格化された通常階調を表示するための階調信号電圧範囲は０〜１の範囲であり、１を越える信号電圧範囲はピーク階調を表示する範囲である。例えばドライバ出力電圧振幅が５Ｖｐｐであれば、通常階調表示範囲は３Ｖｐｐの様に与えられており、ピーク階調表示範囲は、３Ｖｐｐを越え５Ｖｐｐの範囲内となる。
図８において、典型的なＴＦＴの飽和特性領域の電流電圧特性は２次関数で近似される。このため発光素子３０６の輝度Ｙ０も信号電圧に対して２次関数となる。これに対する明度指数Ｌ０＊は低階調から高階調になるにつれて傾きが減少する増加関数となる。
このとき、規格化階調信号電圧振幅が０．５程度までは比較的急峻な明度指数の変化を示しているものの、それ以上の電圧レベルでは輝度変化に対しての明度指数の変化が徐々に緩慢になっていることが分かる。このため、高階調領域では多少輝度を高くしても明るさに変化が無いように感じられる。
このため、階調信号電圧振幅に対しては線形な明度指数曲線を有していることが望ましい。
本特性に関して、低階調から高階調レベルに渡って明度指数Ｌ＊と階調信号電圧振幅とを概ね線形関係に保つ場合、すなわち画素回路の明度指数曲線の傾きの誤差を理想の線形関係に対して５％以内に保つ場合は、少なくとも規格化階調信号電圧振幅０．６６７において２５％の輝度増加を必要とし、階調信号電圧振幅の増加に対して輝度増分がより大きくなっていることが望ましく、さらに規格化階調信号電圧レベル１において約１００％の輝度増分が得られるような増分の変化量であることが望ましい。
このようにすれば、全体の発光輝度に対してはＴＦＴ２による輝度増分の寄与率は規格化階調信号電圧振幅０．６６７において２０％、規格化階調信号電圧振幅１において約５０％となる。つまりＴＦＴ２による発光電流の寄与率も同様になる。
以上のことを図９および図１０を用いて説明する。
図９は、規格化階調信号電圧振幅に対する規格化明度指数の値を示し、Ｌ１＊は輝度が階調信号電圧振幅の２乗に比例する場合の規格化明度指数を示している。Ｌ２＊は上記設計により特定の電圧振幅を越える範囲に対して明度指数がほぼ線形関係になる様に設定した例である。また、Ｌ３＊は電圧振幅に対して明度指数が完全に線形関係になる場合の参照値である。また、図１０は、規格化階調信号電圧振幅に対する線形ＴＦＴ２寄与の輝度増分を示している。
図９において明度指数Ｌ２＊は、図１０における規格化階調信号電圧振幅０．６６７においてＴＦＴ２による輝度増分の寄与率（すなわち点灯寄与）が２０％であり、規格化階調信号電圧振幅が増加するに従って輝度増分の寄与率が増加する様に設定した場合の特性である。
規格化階調信号電圧振幅が１となる位置においてＴＦＴ２の輝度増分の寄与率（すなわち点灯寄与）がおよそ５０％となるような変化率を与えることにより、図９におけるＬ２＊のほぼ線形関係に近い明度指数曲線を実現することができる。ここで、規格化階調信号電圧振幅が１となる位置において輝度増分の寄与率が４５％ないし５５％であっても特性の変化には大きく影響がない。
上記の特性は、これまでに説明されるように、線形特性で動作するＴＦＴ２のパラメータ調整を行うことにより実現可能である。
また、図８においては、規格化階調信号電圧振幅が０．３３３を越え０．６６７未満の範囲では輝度Ｙｔの連続性があるように０％以上２０％未満のＴＦＴ２の電流寄与（すなわち点灯寄与）が含まれていれば、明度指数の変化が輝度変化に対してより滑らかな特性となるため、表示の不自然さが減少する。
また、２０％未満のＴＦＴ２の電流寄与は規格化階調信号電圧振幅が０．３３３未満となる位置にあっても構わない。
以上の構成により、従来の階調信号電圧振幅の２乗に比例する発光電流による表示に対して、同一の電圧範囲で更に発光電流を加算することが可能になり、低階調領域から高階調領域まで、さらにはピーク階調領域に渡ってめりはりのある表示を行うことが可能になる。
なお、上記の説明においては、階調信号電圧振幅が増加すると階調輝度レベルが増加する場合について述べているが、階調信号電圧振幅が減少すると階調輝度レベルが増加する場合であっても、本発明の概念を適用することができる。
また、上記構成ではスイッチング素子として第１半導体素子３０４および第２半導体素子３０５のような半導体素子を示したが、前述の定電流特性であるＴＦＴ１および線形な電流特性であるＴＦＴ２と同様の入力信号対光量の特性を有するスイッチング素子であれば、半導体素子でなくても構わない。また、同様の電気光学的な透過特性や発光特性を持つ固体薄膜であってもよい。
また、上記構成では発光素子３０６として有機発光ダイオードを示しているが、透過型液晶画素回路において透過率を変調する素子であっても構わない。例えば、透過光の偏光方向を電気的に制御できる偏光フィルムであっても良いし、透過率が電気的に変化する固体薄膜であっても構わない。また、光を電気的に屈折または反射させて、光の散乱方向を制御する素子であっても構わない。
また、上記光変調素子は半導体スイッチ素子との組み合わせによって光量の制御が行えるようにした素子でも構わない。
次に、上記画素回路１およびそれを備えた表示装置の各実施例について説明する。
図２に、画素回路１の実施例である画素回路２の構成を示す。図２において、図１の第１半導体素子３０４はＴＦＴ４０１ａに、第２半導体素子３０５はＴＦＴ４０１ｂに、発光素子３０６は発光素子４００に、供給電源電極３０１は電流供給電圧線４０２ａに、供給電源電極３０２は電流供給電圧線４０２ｂに、共通電極３０３は共通電圧供給線４０３に、それぞれ相当している。画素回路２で用いられているＴＦＴは全てＰ型であるとする。
発光素子４００に、ＴＦＴ４０１ａのドレイン電流ＩｄｓａとＴＦＴ４０１ｂのドレイン電流Ｉｄｓｂという２系統のドレイン電流が合成された発光電流Ｉｅが印加されるように、ＴＦＴ４０１ａおよびＴＦＴ４０１ｂの各ドレイン端子が発光素子４００の一方の入力端に並列に接続されており、ＴＦＴ４０１ａおよびＴＦＴ４０１ｂの各ソース端子は、順に電流供給電圧線４０２ａ、４０２ｂに接続されている。また、発光素子４００のもう一方の端子には共通電圧供給線４０３が接続されている。
発光電流制御用素子として機能するＴＦＴ４０１ａのゲート端子には、データ信号線４０４ａから選択用ＴＦＴ４０５ａを介して信号電圧が印加される。発光電流制御用素子として機能するＴＦＴ４０１ｂのゲート端子には、データ信号線４０４ｂから選択用ＴＦＴ４０５ｂを介して信号電圧が印加される。ＴＦＴ４０１ａのゲート端子とソース端子との間に保持容量４０６ａが接続されており、ＴＦＴ４０１ｂのゲート端子とソース端子との間に保持容量４０６ｂが接続されている。また、選択用ＴＦＴ４０５ａのゲート端子には選択信号電極４０７ａが、選択用ＴＦＴ４０５ｂのゲート端子には選択信号電極４０７ｂが、それぞれ接続されている。
ここで、発光電流制御用のＴＦＴ４０１ａのゲートチャネル寸法（ゲートチャネル幅Ｗａ、ゲートチャネル長Ｌａ）およびＴＦＴ４０１ｂのゲートチャネル寸法（ゲートチャネル幅Ｗｂ、ゲートチャネル長Ｌｂ）については、式（１２）の条件を満たすものとする。
Ｗａ／Ｌａ≦Ｗｂ／Ｌｂ ・・・・・・・・・（１２）
なお、ＴＦＴ４０１ａが複数のＴＦＴの並列回路で置き換えられるときには、それらの各ＴＦＴのゲートチャネル長は等しくＬａであり、上記Ｗａは各ＴＦＴのゲートチャネル幅の合計となる。
また、電流供給電圧線４０２ａの電圧Ｖｐａと、電流供給電圧線４０２ｂの電圧Ｖｐｂとの間には、式（１３）の関係がある。
Ｖｐａ≧Ｖｐｂ ・・・・・・・・・（１３）
この条件を満たすことによって、ＴＦＴ４０１ａはゲート信号電圧およびソース・ドレイン間電圧の範囲に応じて概ね飽和特性領域で動作し、ＴＦＴ４０１ｂはゲート信号電圧およびソース・ドレイン間電圧の範囲に応じて概ね線形特性領域で動作する。つまり、ＴＦＴ４０１ａおよびＴＦＴ４０１ｂが導通状態となるときには、ゲート電圧変化の２乗に比例したＴＦＴ４０１ａのドレイン電流Ｉｄｓａおよび、ゲート電圧変化にほぼ比例したＴＦＴ４０１ｂのドレイン電流Ｉｄｓｂが発光素子４００に印加される。
このようにすることにより、図３に示すように、ＴＦＴ４０１ａとＴＦＴ４０１ｂとのそれぞれの電圧電流特性に応じた画素電流を生成することができる。図３によれば、ＴＦＴ４０１ａに印加されるゲート電圧レベルＶｇが高い間は概ねＴＦＴ４０１ａのドレイン電流Ｉｄｓａが優勢であり、ほぼゲート電圧変化の２乗に比例した発光電流Ｉｅが発光素子４００に印加される。一方、ＴＦＴ４０１ｂに印加されるゲート電圧レベルが低くなると今度はＴＦＴ４０２ｂのドレイン電流Ｉｄｓｂが優勢となり、全体の発光電流Ｉｅの変化がゲート電圧の変化に対してより急峻になる。
一方、急峻な電流変化が起こる電圧範囲の開始点Ｖｓを信号電圧範囲のどの辺りに設定するかは、設計の仕様に委ねられるが、ＴＦＴ４０１ａの閾値電圧をＶｔｈａ、ＴＦＴ４０１ｂの閾値電圧をＶｔｈｂとして、次の式（１４）の条件を満足していれば良い。
Ｖｓ＜Ｖｐｂ＋Ｖｔｈｂ＜Ｖｐａ＋Ｖｔｈａ
（ＴＦＴがＰ型であるので、Ｖｔｈａ、Ｖｔｈｂは共に負の値。）
・・・・・・・・・（１４）
また、信号電圧振幅の上限が固定されている場合などでは、通常階調を表示する電圧振幅△Ｖｎとピーク表示を行う電圧振幅△Ｖｐとが信号ドライバなどの所定の電圧出力範囲△Ｖｏｕｔで設定できることが望ましいため、次式の様にＴＦＴや電源電圧の条件を満たすことで上記の特性の設計が容易になる。
通常階調信号の最大振幅：△Ｖｎ
△Ｖｎ＝（Ｖｐａ＋Ｖｔｈａ）−（Ｖｐｂ＋Ｖｔｈｂ）
ピーク表示階調信号電圧振幅：△Ｖｐ
△Ｖｎ≦△Ｖｐ≦△Ｖｏｕｔ
・・・・・・・・・（１５）
つまり、本設計では、通常階調表示における最大階調レベル（８ビット階調であれば２５５階調）を出力する信号電圧振幅を△Ｖｎとなる様に設定し、△Ｖｎ以上の階調信号電圧振幅でピーク階調を表示する様に設定されている。
このようにして、十分に高階調表示となるゲート電圧において、ＴＦＴ４０１ａの発光電流ＩｄｓａにＴＦＴ４０１ｂの発光電流Ｉｄｓｂが加わることでＴＦＴ４０１ａ単体のみの場合よりも大きな発光電流Ｉｅを得ることができる。
図５に画素回路２における発光電流Ｉｅと階調信号電圧Ｖｇとの間の特性を示す。本構成では、Ｖｇが、１０Ｖ付近で暗階調レベルであり、およそ８〜１０Ｖの範囲が低階調表示である。高階調表示はおよそ７Ｖ付近であり、ピーク階調表示は７Ｖ未満のＶｇ範囲となり、急峻な電流変化を実現している。
図４に、画素回路１の他の実施例である画素回路３の構成を示す。図４においては、図２と比較して、保持容量および、データ信号線、および選択信号線が共通化されている。図４において、図１の第１半導体素子３０４はＴＦＴ６０１ａに、第２半導体素子３０５はＴＦＴ６０１ｂに、発光素子３０６は発光素子６００に、供給電源電極３０１は電流供給電圧線６０２ａに、供給電源電極３０２は電流供給電圧線６０２ｂに、共通電極３０３は共通電圧供給線６０３に、それぞれ相当している。画素回路３で用いられているＴＦＴは全てＰ型であるとする。
発光素子６００に、ＴＦＴ６０１ａのドレイン電流ＩａとＴＦＴ６０１ｂのドレイン電流Ｉｂという２系統のドレイン電流が合成された発光電流Ｉｅが印加されるように、ＴＦＴ６０１ａおよびＴＦＴ６０１ｂの各ドレイン端子が発光素子６００の一方の入力端に並列に接続されており、ＴＦＴ６０１ａおよびＴＦＴ６０１ｂの各ソース端子は、順に電流供給電圧線６０２ａ、６０２ｂに接続されている。また、発光素子６００のもう一方の端子には共通電圧供給線６０３が接続されている。
発光電流制御用素子として機能するＴＦＴ６０１ａ・６０１ｂのゲート端子には、データ信号線６０４から選択用ＴＦＴ６０５を介して信号電圧が印加される。ＴＦＴ６０１ａのゲート端子とソース端子との間に保持容量６０６が接続されている。また、選択用ＴＦＴ６０５のゲート端子には選択信号電極６０７が接続されている。
なお、ＴＦＴ６０１ａおよびＴＦＴ６０１ｂの寸法比率や電流供給電圧値および動作電圧範囲の関係は、ＴＦＴ６０１ａが実施例１のＴＦＴ４０１ａに対応するように、また、ＴＦＴ６０１ｂが実施例１のＴＦＴ４０１ｂに対応するように、実施例１と同様の関係となっている。
以上の条件を満たすことによって、ＴＦＴ６０１ａはゲート信号電圧およびドレイン・ソ−ス間電圧の範囲に応じて概ね飽和特性領域で動作し、ＴＦＴ６０１ｂはゲート信号電圧およびドレイン・ソース間電圧の範囲に応じて概ね線形特性領域で動作する。また、ＴＦＴの導通側へのゲート電圧の変化にともない、低階調領域では主にＴＦＴ６０１ａによる発光電流が発光素子６００に印加され、より高階調領域ではＴＦＴ６０１ｂの発光電流も発光素子６００に加わる。
このようにして、高階調領域でより急峻な電流電圧変化を発生することになるため、キラメキ感のある表示を行うことが可能になる。
なお、上記に示した実施例１および２では、発光電流制御用のＴＦＴをＰ型としているが、それぞれがＮ型であっても、また、それぞれがＮ型とＰ型との組み合わせてあっても、本発明の趣旨に沿って適用することができる。ただし、上記数式においては素子の動作極性が異なるため、基準となる電圧の極性もそれぞれの極性に合うように訂正する必要がある。
また、本実施の形態では発光電流を制御する線形特性動作するＴＦＴや飽和特性動作するＴＦＴがそれぞれ異なる電流経路上に設けられるように２以上の複数あっても構わない。
また、線形特性動作するＴＦＴおよび飽和特性動作するＴＦＴのドレイン端あるいはソース端のいずれか一方が、同一材質で結合して構成されていても良い。
また、本構成について、発光電流制御用のＴＦＴに関して、他画素間との特性ばらつきを補償するための回路構成が画素回路内あるいは画素外部の回路構成と組み合わされていても良い。
具体的には画素個々のＴＦＴの閾値特性や移動度特性等ＴＦＴ特性パラメータの差異による発光電流のばらつきに起因した表示ばらつきが、所定の観視距離において視認されないレベル以下になるように異なる画素間の発光電流ばらつきを軽減する手段を含んでいる。
次に、上記実施例の画素回路を用いたときに達成することのできる輝度と電圧範囲との関係について説明する。
図４の画素回路３の構成を例にとると、ＴＦＴ６０１ａおよびＴＦＴ６０１ｂがそれぞれＰ型半導体であるため、導通時の各ＴＦＴのドレイン電流Ｉａおよびドレイン電流Ｉｂは概ね下記の式（１６）の形をとる。
Ｉａ＝βａ（Ｖａ−Ｖｇａ＋Ｖｔｈａ）2 （飽和特性領域）
Ｉｂ＝βｂ（Ｖｂ−Ｖｇｂ＋Ｖｔｈｂ−Ｖｄｓｂ／２）Ｖｄｓｂ (線形特性領域)
・・・・・・・・・・（１６）
ここで、ＶａはＴＦＴ６０１ａのソース電圧、ＶｂはＴＦＴ６０１ｂのソース電圧であり、電流供給電圧源である。また、ＶｇａはＴＦＴ６０１ａのゲート電圧、ＶｇｂはＴＦＴ６０１ｂのゲート電圧である。また、ＶｔｈａはＴＦＴ６０１ａの閾値電圧、ＶｔｈｂはＴＦＴ６０１ｂの閾値電圧であり、前述した閾値の関係を有している。また、ＶｄｓｂはＴＦＴ６０１ｂのドレイン・ソース間電圧である。また、ＴＦＴ６０１ａのゲート電圧ＶｇａとＴＦＴ６０１ｂのゲート電圧Ｖｇｂとは共通電圧であるため、Ｖｇｂ＝Ｖｇａと表現することができる。
また、発光素子６００の発光電流Ｉｅは概ね式（１７）の形を取り、駆動時においては、当該式（１７）で示される発光電流の合成電流が印加されている。
Ｉｅ＝Ｋ（Ｖｅ−Ｖｔｈｅ）2
＝Ｉａ＋Ｉｂ
・・・・・・・・・・（１７）
ここで、Ｋは発光素子６００の特性を示す比例定数であり、Ｖｅは発光素子６００の両端に印加される電圧、Ｖｔｈｅは発光素子６００の閾値電圧である。なお、ＶｄｓｂとＶｅとには次の関係がある。
Ｖｂ＝Ｖｄｓｂ＋Ｖｅ ・・・・・・・・・・（１８）
該画素回路３において、図５に階調信号電圧Ｖｇを横軸に変化させた場合の発光電流Ｉｅの変化を示す。電源電圧Ｖａは１２Ｖ、電源電圧Ｖｂは９Ｖ、ＴＦＴ６０１ａおよびＴＦＴ６０１ｂおよび発光素子６００の各閾値電圧Ｖｔｈａ、ＶｔｈｂおよびＶｔｈｅはそれぞれ、−１．５Ｖ、−１．０Ｖ、＋０．８Ｖである。
これにより、式（１４）を参照すれば、図５において急峻な電流変化が得られる電圧の開始点Ｖｓはおよそ８．０Ｖとなり、０階調を設定する信号電圧レベルは１０．５Ｖとなる。つまり、０階調レベルの信号電圧を起点としたとき、信号電圧振幅が２．５Ｖｐｐ以上で急峻な電流変化が起こる様に設定されている。
また、ゲートチャネル寸法についてはゲート幅Ｗおよびゲート長Ｌの比が、ＴＦＴ６０１ａにおいてはＷａ／Ｌａ＝４μｍ／７５μｍ、ＴＦＴ６０１ｂにおいてはＷｂ／Ｌｂ＝４μｍ／５μｍである。発光電流Ｉｅは通常階調表示の際の高階調レベル（８ビット階調の場合の２５５階調レベル）でおよそ１３０ｎＡ付近となるようにした。
ここで、ピーク表示時の階調信号電圧の最大振幅を５Ｖｐｐと置き、通常階調範囲の階調振幅範囲を最大３Ｖｐｐとして、通常階調電流比Ｃおよびピーク電流比Ｐを下記の式（１９）に従って図６に示す。
通常階調電流比Ｃ＝Ｉｅ（３Ｖｐｐ）／Ｉｅ（Ｖｏ）
ピーク電流比Ｐ＝Ｉｅ（５Ｖｐｐ）／Ｉｅ（３Ｖｐｐ）
・・・・・・・・・・（１９）
ここで、関数表記における括弧内のＶｏは、駆動において暗階調を表示するための信号電圧であり、例えば３Ｖｐｐとは暗階調信号を基準にして最大３Ｖｐｐの振幅で高階調表示を行う際の電圧を示している。
図５によれば、暗階調レベルから高階調レベルに信号電圧が変化するに従って、急峻な発光電流Ｉｅの増加を生じている。これは、高階調表示の信号電圧になるに従って、式（１６）におけるＩｂの寄与が増加するためである。画像表示の際は、Ｉｂの寄与を示す表示は輝点などによって表現されるキラメキを感じさせる高階調表示部分となる。
なお、ゲート信号電圧に対するＴＦＴ６０１ａおよび、ＴＦＴ６０１ｂのソース・ドレイン間電流を図３に示す。図３のＩｄｓａがＩａに相当し、ＩｄｓｂがＩｂに相当している。通常階調範囲の最大階調レベルを１０．５Ｖを起点に３Ｖｐｐとした７．５Ｖのゲート電圧印加の場合の各電流レベルは下記の様になる。
発光素子６００の電流量Ｉｅ：１２６．７ｎＡ
ＴＦＴ６０１ａの電流量Ｉａ： ９０．２ｎＡ、寄与率：７１．２％
ＴＦＴ６０１ｂの電流量Ｉｂ： ３６．５ｎＡ、寄与率：２８．８％
これによれば、通常階調表示範囲での最大階調レベル、すなわち信号電圧振幅３ＶｐｐにおけるＴＦＴ６０１ｂの電流量Ｉｂの寄与は２８．８％である。
なお、本構成においてＴＦＴ６０１ｂの電流量Ｉｂの寄与が発生する階調レベルはおよそ１２７階調レベルであり、信号電圧振幅は２．５Ｖｐｐ以上の範囲からとなる。
図６に、この特性においてどのくらいのピーク倍率が得られるかを示す。暗階調の信号電圧Ｖｏが１０．２Ｖ以上の範囲では式（１９）で定義される通常階調表示時の電流比Ｃが２００以上あり、十分なコントラストを有していることが分かる。また、暗階調信号電圧値Ｖ０が１０．２Ｖ〜１０．５Ｖの範囲であるとき、ピーク電流比Ｐはおよそ５〜８倍が得られている。
つまり、上記電圧条件下では、暗階調電圧を１０．５Ｖとおき、通常階調表示を３Ｖｐｐで表示した場合に、最大振幅５Ｖｐｐでの表示において通常階調表示での８倍のピーク輝度表示を行うことができる。
また、図７に発光電流Ｉｅから規格化した規格化輝度Ｙおよび規格化明度指数Ｌ＊を示す。
図７によれば、通常階調表示範囲における明度指数Ｌ＊とピーク階調表示範囲における明度指数Ｌ＊とは、信号電圧振幅３ＶｐｐにおけるＴＦＴ６０１ｂの電流量Ｉｂの寄与を２８．８％に設けることで概ね信号電圧振幅に比例した特性となっている。このことから低階調表示からピーク階調表示に渡ってめりはりの利いた表示特性を持った表示装置を提供することができる。
次に、本実施形態に対する比較例の画素回路について説明する。
図１１に、従来の典型的な２ＴＦＴ１Ｃタイプの画素回路を示す。図１１において、電源電圧Ｖｐの電流供給配線１０３から共通電圧供給線１０４に流す発光電流Ｉを、発光素子１０８を駆動させる電流を制御するＰ型駆動ＴＦＴ１０６の飽和領域によって得る場合に、ＴＦＴ１０６のゲート電圧Ｖｇの変化の２乗に応じた発光電流Ｉが発光素子１０８に印加される。ゲート電圧Ｖｇは、選択信号電極１０２の電圧ＶＳによって選択ＴＦＴ１０５が導通状態となっているときに、データ信号線１０１から保持容量１０７に供給され、選択信号電極１０２の電圧ＶＳによって選択ＴＦＴ１０５が非導通状態となったときに保持容量１０７に保持される電圧である。
図１２は図１１の画素回路構成においてゲート信号電圧Ｖｇを掃引したときの、ＴＦＴ１０６のドレイン電流Ｉｄｓ、すなわち発光電流Ｉの変化を示した図である。図１２によると、ゲート信号電圧Ｖｇが１１Ｖから６Ｖの間までは概ね２次関数的な電圧電流特性を有している。約５．５Ｖ付近以下はゲート電圧の変化に対して概ね線形な電流変化をしている。これは、ゲート信号電圧を低くするにつれて発光素子１０８が高輝度電圧条件となるため、ＴＦＴ１０６のドレイン・ソース間電圧が徐々に小さくなる電圧条件となり、最終的には線形特性領域で動作することになるためである。
ここで、発光電流Ｉは保持されたゲート電圧Ｖｇと駆動ＴＦＴ１０６のソース電圧Ｖｓとの電圧差Ｖｇｓによって概ね以下の飽和特性を示す式（２０）によって近似される。
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）2 ・・・・・・・・・・（２０）
但し、ＴＦＴ１０６がＰ型であるので、ＴＦＴ１０６の導通状態ではＶｇｓ≦Ｖｔｈ、Ｖｄｓ＜＜Ｖｔｈである。なお、Ｖｄｓは電源電圧Ｖｐを基準電圧に置くため、負の値である。ここで、βはＴＦＴ固有のパラメータ定数であって、移動度、ゲートチャネル寸法、ゲート−シリコン間の電気容量パラメータを含む。
また、暗レベル発光での信号電圧Ｖ０を印加される電圧として式（２１）の様に表すとき、明レベルの信号電圧ＶＬは式（２２）の様に表すことができる。ここで△Ｖは、階調信号電圧の振幅に対応する。
Ｖｇｓ＝Ｖｇ−Ｖｐ
Ｖ０＝Ｖｇ−Ｖｐ−Ｖｔｈ
・・・・・・・・・・（２１）
ＶＬ＝△Ｖ＋Ｖ０ ・・・・・・・・・・（２２）
このようにして、式（２０）に示される発光電流Ｉは式（２３）の様に簡略化され、階調信号の振幅の関数として表すことができる。
Ｉ＝β（△Ｖ＋Ｖ０）2 ・・・・・・・・・・（２３）
なお、△Ｖ≒０であるときはＩ≒０であり、発光電流Ｉは視認可能な発光に寄与しないレベルで発光体に印加されている。
ここで、通常の階調レベルで表示できる信号電圧範囲を△Ｖｎ、より高い階調レベルで表示できる信号電圧範囲を△Ｖｐと置くと、ピーク輝度倍率Ｐは概ね発光電流に比例するため、式（２３）を用いると式（２４）の様に表すことができる。
Ｐ＝｛（△Ｖｐ＋Ｖ０）／（△Ｖｎ＋Ｖ０）｝2 ・・・・・・・（２４）
ここで、Ｖ０は閾値近傍の電圧値を示すが、ゲート電圧Ｖｇが△Ｖｎ＋Ｖ０であるときの発光電流Ｉとゲート電圧ＶｇがＶ０であるときの発光電流Ｉとの比は少なくとも１００以上である。△Ｖｎについて解けば、式（２５）の様になる。
△Ｖｎ＝｛△Ｖｐ＋（１−Ｐ1/2）Ｖ０｝／Ｐ1/2 ・・・・・・・（２５）
式（２５）において、通常の信号ドライバの出力振幅を最大５Ｖｐｐとして考えた場合に、△Ｖｐ＝５Ｖが最大となる。ここでピーク倍率を２倍、および、３倍とることが必要であれば、Ｖ０＝１．５Ｖと置くと、
２倍の場合：
△Ｖｎ＝３．５３６−０．２９３・Ｖ０
＝３．０９７
３倍の場合：
△Ｖｎ＝２．８８７−０．４２３・Ｖ０
＝２．２５３
の様に通常階調表示のための信号電圧範囲を設定する必要がある。これは実施例１の構成と比較すると、通常階調表示を行うための電圧範囲がより狭い構成となっていることを示している。
つまり、上記の例では、通常階調信号電圧振幅を約３．１Ｖにした場合は、最大信号電圧振幅５Ｖｐｐで高々２倍のピーク倍率しか得られないことに対して、実施例１の構成においては、通常階調信号電圧振幅を３Ｖｐｐにした場合、最大信号電圧振幅５Ｖｐｐで約６倍のピーク倍率が得られる。
また、Ｖ０≒０とおいた場合であっても、式（２４）によれば通常階調信号電圧振幅を３Ｖｐｐに設定した場合、Ｐ＝２．７８倍であり、実施例１のおよそ半分のピーク倍率の能力である。
図１４に、本発明を用いた表示装置の構成を示す。図１４の表示装置は、ソースドライバ回路（階調信号供給回路部）１４０６と、ゲートドライバ回路（画素選択信号回路部）１４０７と、図４における画素回路をマトリクス状に備える画素領域１４０１とが配置された領域である。
画素領域１４０１においては、階調信号線（データ信号線）１４０２（６０４）、ライン選択信号線（走査信号線）１４０３（６０７）、電源供給線（第１電源線）１４０４ａ（６０２ａ）、電源供給線（第２電源線）１４０４ｂ（６０２ｂ）、および、電源供給線１４０５（６０３）が併設され、画素領域１４０１の外へと伸びている。なお、括弧内の数字・記号は、図４の対応する部材の符号を表している。
画素領域１４０１の外部に設けられたソースドライバ回路１４０６は、供給される階調信号を一時的に記憶する複数のレジスタ回路やサンプルホールド回路、信号強度を増幅するバッファ回路等により構成され、一定のタイミングで階調信号線１４０２にホールドした電圧を出力する様に構成されている。
また、ゲートドライバ回路１４０７はシフトレジスタおよび信号強度を増幅するバッファ回路等によって構成され、各行出力は画素領域１４０１におけるライン選択信号線１４０３に各々接続され、一定のタイミングで画素内のゲート回路をオンオフする信号電圧を順次出力する。ゲートドライバ回路１４０７には複数の制御信号線１４０８および複数の電源供給線１４０９が接続されており、パルス電圧信号あるいはＤＣ電圧信号等が印加される。
また、ソースドライバ回路１４０６には、複数の階調信号線１４１０および複数の制御信号線１４１１が接続されており、パルス信号電圧あるいはＤＣ電圧等が印加される。また、ソースドライバ回路１４０６には電源供給線１４１２が接続されており、電源電圧が供給されている。なお、階調信号線１４１０において印加される信号は、パルス電圧信号であってもよいし、アナログ電圧信号であってもよい。
画素領域１４０１における電源供給線１４０４ａ・１４０４ｂ・１４０５に印加される電源電圧は、ソースドライバ回路１４０６に接続される複数の電源電圧線１４１２に印加される電圧値、あるいは、ゲートドライバ回路１４０７に接続される複数の電源電圧線１４０９に印加される電圧値と共通の電圧値であっても良いし、異なっていても良い。
上記構成の表示装置の表示動作を説明する。
ソースドライバ回路１４０６に所定の期間内に１行分の画素の階調信号が印加される。例えば、行４８０画素、列６４０画素のＶＧＡ精細度であれば、一秒に６０フレームを表示する場合には一行当たりの走査期間は約３４．７２μｓとなる。この期間に一行６４０画素分の階調信号電圧、すなわち、通常は一画素がＲＧＢ三副画素で構成されるため１９２０画素分の階調信号電圧が、ソースドライバ回路１４０６に記憶される。
次にゲートドライバ回路１４０７の出力タイミングに同期して、ソースドライバ回路１４０６に保持した電圧を一斉に階調信号線１４０２に出力する。ゲートドライバ回路１４０７のオン選択信号が出力されている行に対応する画素においては、選択用ＴＦＴ６０５がオン状態となり、画素内部の補助容量６０６にソースドライバ回路１４０６から出力された階調信号電圧が印加される。印加と同時に駆動用ＴＦＴであるＴＦＴ６０１ａおよびＴＦＴ６０１ｂが階調信号電圧に応じた導通状態となり、発光素子６００が導通状態のレベルに応じた点灯をする。
ゲートドライバ回路１４０７から供給されているオン選択信号がオフ選択信号に変化すると、画素内の選択用ＴＦＴ６０５が非導通状態になり、補助容量６０６に階調信号電圧レベルが保持される。
ゲートドライバ回路１４０７の出力はタイミング信号に応じて、異なる行にオン選択出力され、以降同様の動作が順次繰り返し行なわれる。
同じ行においては次の走査が行なわれるまでの間、補助容量６０６に保持された電圧レベルに応じた発光が維持される。
以上の様にして、本発明における画素回路を有した表示装置が駆動される。
なお、上記の説明ではソースドライバ回路１４０６およびゲートドライバ回路１４０７は一組の構成としているが、例えば、画面分割走査を行なうために複数のドライバ回路の組み合わせによっても同様な表示が可能である。
また、画素領域１４０１の画素回路は本発明の機能を有する画素回路であればどのような形態であっても適用が可能であり、画素の構成によってはゲートドライバ１４０７とは異なるタイミングで行選択信号を出力するゲートドライバ回路１４０７’が併設されていてもよい。
以上、本実施形態について述べた。
上記実施形態では、図１の第１半導体素子３０４および第２半導体素子３０５にＴＦＴを用いる例を挙げたが、これに限らず、シリコン基板上に作成される通常の電界効果トランジスタであってもよい。一般に、ＭＯＳ型のトランジスタは第１半導体素子３０４および第２半導体素子３０５に使用可能である。また、有機発光ダイオードは通常の発光ダイオードで置き換えることが可能である。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明の画素回路は、以上のように、発光輝度が電流制御される表示素子と、階調信号としての入力変量に対する出力電流特性が飽和特性を示す、少なくとも１つの第１スイッチング素子部と、階調信号としての入力変量に対する出力電流特性が線形特性を示す、少なくとも１つの第２スイッチング素子部とを備え、前記第１スイッチング素子部によって決定される電流を出力する第１電流経路と、前記第２スイッチング素子部によって決定される電流を出力する第２電流経路とが合流して、前記表示素子の電流経路に接続されている。
以上により、所定のドライバ出力範囲内で十分に通常階調表示を行うための電圧範囲を十分に確保しつつ、より高いピーク輝度を発生できる画素回路を提供することができるという効果を奏する。
発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
本発明は、輝度が電流制御されるアクティブマトリクス型の発光素子アレイ表示装置に特に好適に使用することができる。

Claims (18)

  1. 輝度が電流制御される表示素子と、
    階調信号としての入力変量に対する出力電流特性が飽和特性を示す、少なくとも１つの第１スイッチング素子部と、
    階調信号としての入力変量に対する出力電流特性が線形特性を示す、少なくとも１つの第２スイッチング素子部とを備え、
    前記第１スイッチング素子部によって決定される電流を出力する第１電流経路と、前記第２スイッチング素子部によって決定される電流を出力する第２電流経路とが合流して、前記表示素子の電流経路に接続されていることを特徴とする画素回路。
  2. 前記第１スイッチング素子部および前記第２スイッチング素子部は、それぞれ２端子以上を有する、１つの半導体素子からなる、あるいは、複数の半導体素子の並列回路からなることを特徴とする請求の範囲第１項に記載の画素回路。
  3. 前記第１スイッチング素子部および前記第２スイッチング素子部は、それぞれ３端子以上を有する、１つの薄膜トランジスタからなる、あるいは、複数の薄膜トランジスタの並列回路からなることを特徴とする請求の範囲第１項に記載の画素回路。
  4. 前記第１スイッチング素子部を構成する薄膜トランジスタのゲート端子と、前記第２スイッチング素子部を構成する薄膜トランジスタのゲート端子とには、同一の電圧が印加されることを特徴とする請求の範囲第３項に記載の画素回路。
  5. 前記第１スイッチング素子部を構成する薄膜トランジスタの各ゲートチャネル幅の合計をＷ１、各ゲートチャネル長をＬ１とし、前記第２スイッチング素子部を構成する薄膜トランジスタの各ゲートチャネル幅の合計をＷ２、各ゲートチャネル長をＬ２とするとき、Ｗ１／Ｌ１≦Ｗ２／Ｌ２を満たしていることを特徴とする請求の範囲第３項または第４項に記載の画素回路。
  6. 前記第１スイッチング素子部および前記第２スイッチング素子部を構成する薄膜トランジスタがＰ型であって、
    前記第１スイッチング素子部を構成する薄膜トランジスタである第１薄膜トランジスタは、閾値電圧Ｖｔｈ１の飽和特性を有するとともに電圧Ｖ１を出力する第１電源線から出力電流を生成し、
    前記第２スイッチング素子部を構成する薄膜トランジスタである第２薄膜トランジスタは、閾値電圧Ｖｔｈ２の線形特性を有するとともに電圧Ｖ２を出力する第２電源線から出力電流を生成し、
    第１薄膜トランジスタの電流出力端子および第２薄膜トランジスタの電流出力端子は前記表示素子の電流経路の一方の端子電極に接続され、前記表示素子の他方の端子電極は共通電極に接続されており、
    Ｖ１＋Ｖｔｈ１≧Ｖ２＋Ｖｔｈ２を満たしていることを特徴とする請求の範囲第５項に記載の画素回路。
  7. Ｖ１≧Ｖ２を満たしていることを特徴とする請求の範囲第６項に記載の画素回路。
  8. 前記第１スイッチング素子部および前記第２スイッチング素子部を構成する薄膜トランジスタがＮ型であって、
    前記第１スイッチング素子部を構成する薄膜トランジスタである第１薄膜トランジスタは、閾値電圧Ｖｔｈ１の飽和特性を有するとともに電圧Ｖ１を出力する第１電源線から出力電流を生成し、
    前記第２スイッチング素子部を構成する薄膜トランジスタである第２薄膜トランジスタは、閾値電圧Ｖｔｈ２の線形特性を有するとともに電圧Ｖ２を出力する第２電源線から出力電流を生成し、
    第１薄膜トランジスタの電流出力端子および第２薄膜トランジスタの電流出力端子は前記表示素子の電流経路の一方の端子電極に接続され、前記表示素子の他方の端子電極は共通電極に接続されており、
    Ｖ１＋Ｖｔｈ１≦Ｖ２＋Ｖｔｈ２を満たしていることを特徴とする請求の範囲第５項に記載の画素回路。
  9. Ｖ１≦Ｖ２を満たしていることを特徴とする請求の範囲第８項に記載の画素回路。
  10. 前記第１電源線から前記第１スイッチング素子部および前記表示素子を経由して前記共通電極に至る経路と前記第２電源線から前記第１スイッチング素子部および前記表示素子を経由して前記共通電極に至る電流経路とを合わせた経路上に、前記表示素子に流す電流の導通および遮断を行う少なくとも１つの薄膜トランジスタをさらに備えていることを特徴とする請求の範囲第６項から第９項までのいずれか１項に記載の画素回路。
  11. 前記表示素子を用いた点灯表示プロセスにおける非点灯プロセスにおいて、前記第１スイッチング素子部を構成する薄膜トランジスタのゲート端子と、前記第２スイッチング素子部を構成する薄膜トランジスタのゲート端子との少なくともいずれか一方に初期電圧が設定されるプロセスを有することを特徴とする請求の範囲第３項から第１０項までのいずれか１項に記載の画素回路。
  12. 通常階調範囲を０から１までの値とするとともに、ピーク階調範囲を１を越える値とするように規格化された階調範囲を有し、前記通常階調範囲を表示する階調信号電圧振幅を０から１までの値とするとともに、前記ピーク階調範囲を表示する階調信号電圧振幅を１を越える値とするように規格化された階調信号電圧振幅範囲において、値が３分の２以上となる階調信号電圧振幅では、前記第２スイッチング素子部による点灯寄与率を２０％以上有し、表示階調レベルの上昇に対応する階調信号電圧振幅の変化に対して点灯寄与率が増加することを特徴とする請求の範囲第１項に記載の画素回路。
  13. 前記規格化された階調信号電圧振幅範囲の１の値における第１スイッチング素子部による点灯寄与率が４５％以上５５％以下であることを特徴とする請求の範囲第１２項に記載の画素回路。
  14. 前記階調信号電圧振幅範囲において値が３分の１以上３分の２未満となる階調信号電圧振幅において、前記第２スイッチング素子部による点灯寄与率を０％以上２０％未満有し、表示階調レベルの上昇に対応する階調信号電圧振幅の変化に対して点灯寄与率が増加することを特徴とする請求の範囲第１２項または第１３項に記載の画素回路。
  15. 前記階調信号電圧振幅範囲において値が３分の１未満となる階調信号電圧振幅において、第２スイッチング素子部による点灯寄与率を０％〜２０％未満有し、表示階調レベルの上昇に対応する階調信号電圧振幅の変化に対して点灯寄与率が増加することを特徴とする請求の範囲第１２項から第１４項までのいずれか１項に記載の画素回路。
  16. 通常階調範囲を０から１までの値とするとともに、ピーク階調範囲を１を越える値とするように規格化された階調範囲を有し、通常階調範囲を表示する階調信号電圧振幅を０から１までの値とするとともに、ピーク階調範囲を表示する階調信号電圧振幅範囲を１を越える値とするように規格化された階調信号電圧振幅範囲において、階調信号電圧振幅に対する明度指数の特性が、階調信号電圧振幅が３分の２以上の範囲では、明度指数曲線の傾きの誤差が理想の線形関係に対して５％以内であることを特徴とする請求の範囲第１項に記載の画素回路。
  17. 前記表示素子は有機発光ダイオードであることを特徴とする請求の範囲第１項から第１６項までのいずれか１項に記載の画素回路。
  18. 請求の範囲第１項から第１７項までのいずれか１項に記載の画素回路を複数備え、
    前記画素回路に前記階調信号の供給を許可する選択信号を供給する画素選択信号回路部と、
    供給される階調信号を前記画素回路に供給する階調信号供給回路部と、
    前記第１スイッチング素子部が出力電流を生成する電源を供給する第１電源線と、
    前記第２スイッチング素子部が出力電流を生成する電源を供給する第２電源線と、
    前記画素選択信号回路部から出力された前記選択信号を前記画素回路に伝達する走査信号線と、
    前記階調信号供給回路部から出力された前記階調信号を前記画素回路に伝達するデータ信号線とをさらに備えていることを特徴とする表示装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5646925B2 (ja) * 2010-09-08 2014-12-24 株式会社ジャパンディスプレイ 画像表示装置およびその駆動方法
JP2012247540A (ja) * 2011-05-26 2012-12-13 Mitsubishi Electric Corp 映像表示装置
CN103278984A (zh) * 2012-12-27 2013-09-04 上海天马微电子有限公司 一种薄膜晶体管阵列基板、显示面板及液晶显示器
WO2015016007A1 (ja) * 2013-07-30 2015-02-05 シャープ株式会社 表示装置およびその駆動方法
KR102513208B1 (ko) 2017-12-22 2023-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 패널, 표시 장치, 입출력 장치, 정보 처리 장치
CN110459167B (zh) * 2018-05-08 2021-01-26 京东方科技集团股份有限公司 像素电路及其驱动方法和显示装置
KR20200123694A (ko) * 2019-04-22 2020-10-30 삼성전자주식회사 디스플레이 구동 회로 및 이의 동작 방법
TWI709124B (zh) * 2019-07-17 2020-11-01 友達光電股份有限公司 畫素電路
CN110491338B (zh) * 2019-08-28 2021-02-02 京东方科技集团股份有限公司 像素电路及其驱动方法、发光控制电路及方法、显示装置
JP2021071593A (ja) 2019-10-30 2021-05-06 キヤノン株式会社 表示装置、情報表示装置、及び電子機器
CN111627380A (zh) * 2020-06-29 2020-09-04 武汉天马微电子有限公司 一种像素电路、阵列基板及显示面板
CN112542144A (zh) * 2020-12-02 2021-03-23 Tcl华星光电技术有限公司 面板驱动电路和显示面板
CN113112964B (zh) * 2021-04-14 2022-08-09 京东方科技集团股份有限公司 像素电路、像素驱动方法和显示装置
CN114627804B (zh) * 2022-03-28 2023-08-01 武汉华星光电技术有限公司 像素电路及显示面板
CN114783375B (zh) * 2022-03-31 2023-09-26 深圳市华星光电半导体显示技术有限公司 像素驱动电路、像素驱动方法和显示面板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6865637B1 (en) * 2001-06-26 2005-03-08 Alcatel Memory card and system for updating distributed memory
JP4083450B2 (ja) * 2002-03-27 2008-04-30 シャープ株式会社 駆動装置およびそれを用いた表示装置
KR100489272B1 (ko) 2002-07-08 2005-05-17 엘지.필립스 엘시디 주식회사 유기 전계발광소자 및 그의 구동방법
WO2004051617A2 (en) * 2002-12-04 2004-06-17 Koninklijke Philips Electronics N.V. Active matrix pixel cell with multiple drive transistors and method for driving such a pixel
JP2004361424A (ja) 2003-03-19 2004-12-24 Semiconductor Energy Lab Co Ltd 素子基板、発光装置及び発光装置の駆動方法
JP4562997B2 (ja) 2003-03-26 2010-10-13 株式会社半導体エネルギー研究所 素子基板及び発光装置
JP4574127B2 (ja) * 2003-03-26 2010-11-04 株式会社半導体エネルギー研究所 素子基板及び発光装置
GB0307476D0 (en) * 2003-04-01 2003-05-07 Koninkl Philips Electronics Nv Display device and method for sparkling display pixels of such a device
JP4623939B2 (ja) * 2003-05-16 2011-02-02 株式会社半導体エネルギー研究所 表示装置
US7122969B2 (en) 2003-06-18 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Element substrate and light emitting device
EP1544842B1 (en) 2003-12-18 2018-08-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5227491B2 (ja) * 2003-12-18 2013-07-03 株式会社半導体エネルギー研究所 表示装置
US7268498B2 (en) * 2004-04-28 2007-09-11 Semiconductor Energy Laboratory Co., Ltd. Display device
US7528810B2 (en) 2004-05-25 2009-05-05 Victor Company Of Japan, Limited Display with multiple emission layers
JP5087820B2 (ja) * 2004-05-25 2012-12-05 株式会社Ｊｖｃケンウッド 表示装置
FR2882457B1 (fr) * 2005-02-21 2007-09-21 Commissariat Energie Atomique Circuit d'adressage de pixels et procede de controle d'un tel circuit
JP2007316512A (ja) 2006-05-29 2007-12-06 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置

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