JPWO2008111491A1 - 3次相互変調歪補償増幅器とそれを有する低雑音増幅器 - Google Patents
3次相互変調歪補償増幅器とそれを有する低雑音増幅器 Download PDFInfo
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Abstract
小型化が進むチューナに用いる低雑音増幅器は省電力化と低雑音化という性能を求められている。低雑音化を図るために、チューナの初段で使われる増幅器において、3次相互変調歪を低減することが効率のよい方法であるが、歪量を外部からの信号で可変的に調整できる低雑音増幅器が必要とされている。そこで、初段の増幅器(9)からの出力をメイン増幅器(20)で増幅し、その出力に歪補償増幅器(30)からの出力を加える構成とする。歪補償増幅器はQ3からQ6までの4つのFETと定電流回路CC1から構成され、バイアスされるQ5とQ6を、Q3とQ4を通じて入力信号で駆動することで、入力信号と逆相の3次歪を発生させ歪をキャンセルさせる。
Description
本発明は、主として受信機のチューナに用いられる低雑音増幅に関するものであり、より詳しくは3次相互変調歪の補償機能を有する歪補償増幅器とそれを有する低雑音増幅器に関するものである。
近年普及が進むデジタル放送は、高品質かつ多チャンネルのサービスを受信できるというメリットがあるほか、OFDM変調方式の1つのセグメントだけを利用した地上デジタル放送を移動体で受信できるサービスが期待されている。このような移動体受信装置のチューナは、持ち運びが前提であるので、小型化が必要な条件とされる。
チューナの小型化という観点では、従来はトラッキングフィルタにより所望波の信号を選択してから低雑音増幅器(以下「LNA」という。)により増幅していた。これに対して、トラッキングフィルタを用いずに、受信した信号をすべて増幅してからミキサを通し、その後所望信号を選択する方式が検討されている。
この方式は、ダイレクトコンバージョン方式や低IF方式といった受信方式を用いることで実現でき、インダクタを必要とするトラッキングフィルタを省略することができる。すなわち、受信回路の物理的形状を小さくできるという利点がある。
しかし、LNAにおいて高調波歪が発生すると、複数の信号が重畳された信号を入力したときに相互変調歪が発生し、妨害波の相互変調歪の信号周波数が所望波の周波数にかぶる場合がある。この相互変調歪信号成分は、分離不能なノイズとなってしまう。高調波歪には2次歪、3次歪および4次以上の歪があるが、LNAの高調波歪において主に問題となるのは3次歪である。従って、LNAにおいては3次高調波歪を抑える必要がある。
LNAの高調波歪を抑えるアプローチとしては、LNAの許容入力信号レベルを上げるアプローチや高調波歪を相殺するアプローチなどがある。LNAの許容入力信号レベルを上げるアプローチに対しては、消費電力が増え、電源の低電圧化ができないといった問題がある。
相互変調歪の補償の技術としてはフィードフォワード方式やプリディストーション方式などがあるが(特許文献3参照)、これらの方式は主として送信機で使われる歪補償方法であり、受信機の初段の増幅器に用いるには適していない。
受信直後の信号増幅分での相互変調歪の補償は、増幅器の許容信号振幅に対する信号振幅の比によって歪率が変化するといった性質を用いて歪補償を行っていた。例えば、3次相互変調歪率は前記比の2乗に比例するので、異なった入力レンジを持つ増幅器を二つ用意し、その比を特定の値とし、二つの増幅器の出力の差をとることにより、3次相互変調歪を相殺させることが可能となる(特許文献1参照)。
また、低雑音用と低歪用の2種類の増幅器を用意しておき、入力信号のレベルによってこれらを切り替えるようにした構成の発明もある(特許文献2参照)。
特開2000−261251号
特開2006−14241号
特開2006−217669号
特許文献1に開示されている方法では、増幅したい信号に対して増幅範囲が相当余裕を持つ増幅器を用意する必要があり、消費電力の観点から不利となっていた。すなわち、受信装置の小型が図れない。また、移動体での受信では、強度がさまざまに異なる信号を受信する必要があり、LNAのゲインもその都度調整する必要がある。
従って、小型の移動受信装置を得ようとすると、補償量の調整を行えるような手段を有するLNAが必要である。しかし、補償量が調整可能で、ダイレクトコンバージョン方式や低IF方式といった方式に適用できるようなLNAの提案は、これまで見当たらない。
本発明はかかる課題を解決するために想到されたもので、相互変調歪の補償量の調整が可能な、LNAを提供するものである。すなわち、増幅される信号に応じた3次歪を有する信号を発生させ、それを増幅される信号に加算する3次相互変調歪補正増幅器を提供するものである。さらに本発明の3次相互変調歪補正増幅器は、歪補償量を調整可能な3次相互変調歪補正増幅器である。またそのような次相互変調歪補正増幅器を有する低雑音増幅器を提供するものである。
そこで本発明の第1の局面では、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
前記第1の入力点に接続されるゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースとからなる第1のトランジスタと、
前記第2の入力点に接続されるゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースとからなる第2のトランジスタと、
一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
第1の負荷を介して電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースからなる第3のトランジスタと、
前記第3のトランジスタのゲートに接続されたゲートと、
第2の負荷を介して前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースからなる第4のトランジスタと、
前記第3のトランジスタのドレインに接続された第1の出力点と、
前記第4のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
前記第1の入力点に接続されるゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースとからなる第1のトランジスタと、
前記第2の入力点に接続されるゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースとからなる第2のトランジスタと、
一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
第1の負荷を介して電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースからなる第3のトランジスタと、
前記第3のトランジスタのゲートに接続されたゲートと、
第2の負荷を介して前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースからなる第4のトランジスタと、
前記第3のトランジスタのドレインに接続された第1の出力点と、
前記第4のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第2の局面では、
第1の局面の3次相互変調歪補償増幅器である第1の3次相互変調歪補償増幅器と、
前記第1の3次相互変調歪補償増幅器の後段もしくは前段に設けられ、
前記第1の3次相互変調歪補償増幅器と同じ構成を有する第2の3次相互変調歪補償増幅器とを有する3次相互変調歪補償増幅器であって、
前記第2の3次相互変調補償増幅器は、
前記第1の入力点と前記第1のトランジスタのゲートの間に挿入されたキャパシタと、
前記第2の入力点と前記第2のトランジスタのゲートの間に挿入されたキャパシタと、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートの間に挿入された抵抗と、
前記請求項1記載の3次相互変調歪補償増幅器の出力点と接続された出力点とを
を有する3次相互変調歪補償増幅器を提供するものである。
第1の局面の3次相互変調歪補償増幅器である第1の3次相互変調歪補償増幅器と、
前記第1の3次相互変調歪補償増幅器の後段もしくは前段に設けられ、
前記第1の3次相互変調歪補償増幅器と同じ構成を有する第2の3次相互変調歪補償増幅器とを有する3次相互変調歪補償増幅器であって、
前記第2の3次相互変調補償増幅器は、
前記第1の入力点と前記第1のトランジスタのゲートの間に挿入されたキャパシタと、
前記第2の入力点と前記第2のトランジスタのゲートの間に挿入されたキャパシタと、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートの間に挿入された抵抗と、
前記請求項1記載の3次相互変調歪補償増幅器の出力点と接続された出力点とを
を有する3次相互変調歪補償増幅器を提供するものである。
また、本発明の第3の局面では、
前記第1の負荷と前記第2の負荷が定電流回路である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の負荷と前記第2の負荷が定電流回路である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第4の局面では、
前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第5の局面では、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に交流的に接続され、かつ第1のインピーダンス素子を介して一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1の入力点に交流的に接続され、かつ第2のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第2のトランジスタと、
前記第3のトランジスタのソースに接続された第1の出力点と、
前記第4のトランジスタのソースに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に交流的に接続され、かつ第1のインピーダンス素子を介して一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1の入力点に交流的に接続され、かつ第2のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第2のトランジスタと、
前記第3のトランジスタのソースに接続された第1の出力点と、
前記第4のトランジスタのソースに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第6の局面では、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第7の局面では、
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは負荷に置き換えられた前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは負荷に置き換えられた前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第8の局面では、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に接続されたゲートと、
前記制御定電流回路の他方の極に接続されたソースと、
ドレインからなる第1のトランジスタと、
前記第1の入力点に接続されたゲートと、
前記第1のトランジスタのソースに接続されたソースと、
ドレインからなり、前記第1のトランジスタと同じ型である第2のトランジスタと
前記第1の入力点に接続されるゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなり、前記第1のトランジスタと異なる型である第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなり、前記第3のトランジスタと同じ型である第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に接続されたゲートと、
前記制御定電流回路の他方の極に接続されたソースと、
ドレインからなる第1のトランジスタと、
前記第1の入力点に接続されたゲートと、
前記第1のトランジスタのソースに接続されたソースと、
ドレインからなり、前記第1のトランジスタと同じ型である第2のトランジスタと
前記第1の入力点に接続されるゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなり、前記第1のトランジスタと異なる型である第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなり、前記第3のトランジスタと同じ型である第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第9の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次歪補償増幅器を提供するものである。
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次歪補償増幅器を提供するものである。
また、本発明の第10の局面は、
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第8の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第8の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第11の局面は、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1のトランジスタのゲートに接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1のトランジスタのゲートに接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第12の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次相互変調歪補償増幅器を提供するものである。
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第13の局面は、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第1の定電流回路の他方の極に接続されたソースとからなる第2のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第2の定電流回路の他方の極に接続されたソースとからなる第3のトランジスタと、
前記第2のトランジスタのソースに接続された第1の出力点と、
前記第3のトランジスタのソースに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第1の定電流回路の他方の極に接続されたソースとからなる第2のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第2の定電流回路の他方の極に接続されたソースとからなる第3のトランジスタと、
前記第2のトランジスタのソースに接続された第1の出力点と、
前記第3のトランジスタのソースに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また本発明の第14の局面は、
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第13の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第13の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第15の局面は、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインとからなり、前記第1のトランジスタと異なる型である第2のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
前記第2のトランジスタのゲートに接続されたゲートと、
ドレインとからなり、前記第2のトランジスタと同じ型である第3のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第2のトランジスタのドレインに接続されたドレインと、
一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第1のトランジスタと同じ型である第4のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第3のトランジスタのドレインに接続されたドレインと、
前記第4のトランジスタのソースに接続されたソースとからなり、前記第1のトランジスタと同じ型である第5のトランジスタと、
前記第4のトランジスタのドレインに接続された第1の出力点と、
前記第5のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインとからなり、前記第1のトランジスタと異なる型である第2のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
前記第2のトランジスタのゲートに接続されたゲートと、
ドレインとからなり、前記第2のトランジスタと同じ型である第3のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第2のトランジスタのドレインに接続されたドレインと、
一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第1のトランジスタと同じ型である第4のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第3のトランジスタのドレインに接続されたドレインと、
前記第4のトランジスタのソースに接続されたソースとからなり、前記第1のトランジスタと同じ型である第5のトランジスタと、
前記第4のトランジスタのドレインに接続された第1の出力点と、
前記第5のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また本発明の第16の局面は、
前記定電流回路が受動負荷に置き換えられた第15の局面の3次相互変調歪補償増幅器を提供するものである。
前記定電流回路が受動負荷に置き換えられた第15の局面の3次相互変調歪補償増幅器を提供するものである。
また本発明の第17の局面は、
第1乃至16の局面の3次相互変調歪補償増幅器を少なくとも1つ以上有する低雑音増幅器を提供するものである。
第1乃至16の局面の3次相互変調歪補償増幅器を少なくとも1つ以上有する低雑音増幅器を提供するものである。
本発明は、FET(Field Effect Transistor)と定電流回路を組み合わせて入力信号に応じた3次歪信号を発生することができるため、非常に簡単な構成で3次変調歪を補償することができる。また、飽和領域で使用するFETのゲート電圧を制御することで、3次歪の補償量を調整することのできるLNAを得る事ができる。
9 初段の増幅器
10乃至16 低雑音増幅器
20 メイン増幅器
30乃至36 歪補償増幅器
10乃至16 低雑音増幅器
20 メイン増幅器
30乃至36 歪補償増幅器
(実施の形態1)
本明細書の説明においては、増幅素子としてFETを用いるが、バイポーラトランジスタも用いることができる。従って、ゲート、ソース、ドレインはバイポーラトランジスタでは、ベース、エミッタ、コレクタと読み替える。また、トランジスタは「Q」、インダクタンスは「L」、コンデンサは「C」、抵抗は「R」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。例えば、コンデンサ(C1000)は単に「C1000」という場合もある。
本明細書の説明においては、増幅素子としてFETを用いるが、バイポーラトランジスタも用いることができる。従って、ゲート、ソース、ドレインはバイポーラトランジスタでは、ベース、エミッタ、コレクタと読み替える。また、トランジスタは「Q」、インダクタンスは「L」、コンデンサは「C」、抵抗は「R」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。例えば、コンデンサ(C1000)は単に「C1000」という場合もある。
図1に本発明のLNA10の構成を示す。LNA10は、アンテナ90からの信号を増幅する初段増幅器9(以後「1stAmp」とも呼ぶ)と、メイン増幅器20と、3次相互変調歪補償増幅器(以後単に「歪補償増幅器」ともいう。)30からなる。メイン増幅器20と歪補償増幅器30は、トランスコンダクタンスアンプとも呼ばれる。このトランスコンダクタンスアンプは、後段の周波数変換器(図示せず)と合わせてミキサと呼ばれることもある。本明細書では、LNAの一部として説明を行なうが、メイン増幅器20や歪補償増幅器30を、トランスコンダクタンスアンプと呼んだとしても、この部分を含むミキサと呼んだとしても、本発明に含まれることはいうまでもない。
初段増幅器9は、アンテナ90からの受信信号Santを増幅し、出力信号Sorを出力する。出力はIN1およびIN2の2つの点の間の出力となる。なお、ここでは、初段増幅器9の最終段の回路が抵抗負荷を仮定した差動増幅回路であることを想定して、電源電圧Vddから抵抗Rm1とRm2を介した点からの出力とした。しかし、この構成に限定されるものではない。なお、初段増幅器9の出力は平衡出力であってもよいし、不平衡出力であってもよい。不平衡の場合は、IN1とIN2のいずれかは一定電圧となる。
IN1およびIN2は初段増幅器9の出力点であり、かつメイン増幅器20と歪補償増幅器30の入力点でもある。なお、本発明の歪補償増幅器は通常他の回路と共に使用されるので、入力端子と出力端子は、入力点と出力点ともいう。メイン増幅器20は、Q1とQ2、定電流回路であるIc1からなる差動増幅器である。Q1のソースとQ2のソースは結合され、Ic1に接続されている。Q1とQ2のゲートはIN1とIN2にそれぞれ接続される。Q1とQ2のドレインは、負荷となる抵抗R1、R2を介して電源電圧Vddに接続される。
初段増幅器9からの出力信号SorはIN1およびIN2からメイン増幅器20に入力され、Q1、Q2とIc1からなる差動増幅回路によって増幅され、負荷となる抵抗R1およびR2を介して電源電圧Vddと接続される結合点41および42の点に出力される。なお、メイン増幅器20は1段の差動増幅回路で示したが、多段の差動増幅であってもよい。また、メイン増幅器の定電流回路であるIc1は、抵抗などの受動負荷に置き換えることもできる。
歪補償増幅器30は、Q3乃至Q6の4つのFETと、FETのゲートをバイアスするバイアス電源CV1と、定電流回路CC1からなる。初段増幅器9からの出力SorはQ3およびQ4のゲートに接続される。Q3およびQ4のソースはそれぞれ結合され、定電流回路CC1の負極に接続される。定電流回路CC1は正極が接地されている。なお、定電流回路は負極から正極に電流を流すように動作する回路である。
Q3およびQ4のドレインは、Q5およびQ6のソースにそれぞれ接続される。Q5およびQ6のドレインは、結合点41および42に接続される。すなわち、Q5およびQ6のドレインは、負荷となる抵抗R1およびR2を介して電源電圧Vddに接続される。Q5およびQ6のゲートは、バイアス電源CV1に接続される。
歪補償増幅器30においては、Q3およびQ4はFETの線形領域で動作させ、Q5およびQ6はFETの飽和領域で動作させる。したがって、Q3およびQ4はソース−ドレイン間が抵抗のように働き、その抵抗の値が補償増幅器30の入力信号の電圧によって変化する。Q3、Q4、Q5、Q6によって構成される回路は、定電流回路CC1に流れる電流をQ3およびQ4のソース−ドレイン間の抵抗の値に応じてQ5およびQ6のドレイン電流として配分する機能を有している。
すなわち、歪補償増幅器30は電圧入力電流出力の差動増幅器として動作する。その際、Q3およびQ4のソース−ドレイン間のコンダクタンスの差が入力電圧に比例し、Q5およびQ6のゲート−ソース間の電圧が一定であれば歪補償増幅器30は線形な動作をする。しかし、実際にはQ5およびQ6のゲート−ソース間電圧はそれぞれドレイン電流に依存するので、歪補償増幅器30の入出力特性は奇数次の(特に3次の)歪を持つことになる。
この非線形特性を有する歪補償増幅器30を接続することによって、結合点41および42には、3次歪を含んだ信号が出力されることとなる。また、上記のように接続することで、歪補償増幅器30とメイン増幅器20では、増幅する信号の位相は同じで、含まれる3次歪は符号が異なる。
すなわち、結合点41、42には、メイン増幅器20からの歪を有した信号に、それとは逆の歪を有した信号が加えられる。従って、3次歪を相殺し減少させることができる。しかも、本来の信号が加算されるので、ゲインの低下をもたらさない。
さらに、歪補償増幅器30から出力される3次歪は、バイアス電圧CV1の大きさを変えることで、歪量を調整することができる。バイアス電圧CV1は、図1では、バイアス用の定電圧源として記載してあるが、外部からの信号によって可変できるように構成する。変化させる方法は特に制限はなく、アナログ信号によって変化するようにしてもよいし、デジタル信号によって段階的に変更できるようにしてもよい。この意味でバイアス電圧CV1は、制御バイアス電圧とも呼ぶ。
なお、歪補償増幅器30の発生する歪量は定電流回路CC1の電流を調整しても変化させることができる。従って、定電流回路CC1を外部からの信号によって変化させるようにしてもよい。ここで、外部からの信号とは、LNA10を構成する回路の外側からの制御信号を意味する。この定電流回路CC1も外部から電流量を制御される意味で、制御定電流回路とも呼ぶ。
結合点41、42では、メイン増幅器20の出力と歪補償増幅器30の出力が加算され、出力点Out1とOut2に出力される。なお、出力の加算点である意味で、結合点41および42は加算器であるといえる。Out1とOut2の間の出力は、3次歪が抑制された信号である。
なお、本実施の形態においては、負荷を抵抗R1およびR2により構成しているが、電源電圧からQ5およびQ6のドレインに向かって電流を流す定電流負荷やインダクタ等のインピーダンスを持つ素子や回路を用いてもよい。また、定電流回路CC1を用いたが、この部分は抵抗などの受動負荷であってもよいし、外部から制御できる可変受動負荷であってもよい。可変受動負荷とは抵抗値などの負荷のインピーダンスを変化させることができるものをいう。この場合FETを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であってもよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作を行っても実質的に可変受動負荷であると見なせる。
また、歪補償の量を外部の信号から調整できるようにしたが、外部の信号から調整するのではなく、あらかじめ決められた電圧により歪補償の量を決定するようにしてもよい。本発明のLNA10を半導体集積回路で作製する際に、プロセスばらつきが大きくない場合は、歪補償の量を外部から調整する必要がない場合もあるからである。
また、本実施の形態では、Nチャネル型トランジスタを用いたが、電源電圧や定電流回路、制御定電流回路の極性を逆にし、Pチャネル型トランジスタを用いても同様の働きをする回路を得ることができる。このように、トランジスタのチャネル型が異なることを、「型」の違うトランジスタとも呼ぶ。一方型が同じ場合は「型」が同じとも言う。バイポーラトランジスタを用いた場合は、NPN型とPNP型が型の違うトランジスタとなる。また、本実施の形態で説明した内容は、本明細書の他の実施の形態にも適宜適用することができる。
また、歪補償を行う量を調整する手段として、ザッピングなどの手法により、外部からの信号により素子のパラメータを調整して固定する方法を用いてもよい。また、メイン増幅器20と歪補償増幅器30の出力の加算は、結合点41および42で行なったが、これに限定するものではなく、線形性の高い加算器や、逆に一方の信号に非線形歪を与えることができるような加算器を用いても良い。
(実施の形態2)
図2に本実施の形態に係わるLNA11を示す。本実施の形態のLNA11は実施の形態1のLNA10に位相が回転した成分の3次歪に対する歪補償増幅器31を加えたものである。その他の部分は、実施の形態1と同じである。
図2に本実施の形態に係わるLNA11を示す。本実施の形態のLNA11は実施の形態1のLNA10に位相が回転した成分の3次歪に対する歪補償増幅器31を加えたものである。その他の部分は、実施の形態1と同じである。
初段増幅器9やメイン増幅器20において発生する3次歪成分は、入力信号に対して3乗した信号の位相を持つものが大半を占めるが、素子の寄生容量や浮遊容量の影響により位相がずれた3次歪成分をある程度含んでしまっている。
従って、3次歪を精度良く補償するためには、位相のずれた3次歪成分も補償する必要がある。Q7、Q8、Q9、Q10および定電流回路CC2により構成される歪補償増幅器31は3次歪のうちの位相が90度進んだ成分を補償するものである。3次歪の位相がずれた成分は信号の周波数が高くなるほど大きくなるので、C1、C2、R12により構成されるハイパス・フィルタにより初段増幅器9の増幅器の出力の位相をずらし、その信号に歪を与えて結合点43および44で、出力信号に加え合わせ、Out1、Out2から出力する。位相がずれた3次歪の補償の大きさはバイアス電圧CV2若しくは定電流回路CC2により調整することができる。
このように、3次歪の位相の異なる成分に対して補償する量を調整することができるので、LNA11の初段増幅器9およびメイン増幅器20において発生する任意の位相の3次歪成分を補償することができ、線形性のより高いLNAを実現することができる。なお、定電流回路CC2は抵抗などの受動負荷で置き換えることもできる。また、この定電流回路CC2は実施の形態1同様、制御定電流回路とも呼ぶ。また、電源の極性を反対にし、使用するトランジスタのタイプを逆の型のトランジスタにすれば、同様の働きをする歪補償増幅器を得ることができるのは、実施の形態1と同じである。
(実施の形態3)
図3に本実施の形態のLNA12を示す。LNA12は、低出力インピーダンスタイプのLNAである。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、実施の形態1及び2の場合と同じである。歪補償増幅器32は、Q31乃至Q34の4つのFETと定電流回路CC31を含む。初段増幅器9の出力IN1はQ33とQ32のゲートに接続される。また、IN2はQ34とQ31のゲートに接続される。なお、IN1とQ32のゲート及びIN2とQ31のゲートはコンデンサC32とC31を介して接続される。Q31とQ32は、それぞれR31とR32を介してバイアス電源VB31と接続される。
図3に本実施の形態のLNA12を示す。LNA12は、低出力インピーダンスタイプのLNAである。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、実施の形態1及び2の場合と同じである。歪補償増幅器32は、Q31乃至Q34の4つのFETと定電流回路CC31を含む。初段増幅器9の出力IN1はQ33とQ32のゲートに接続される。また、IN2はQ34とQ31のゲートに接続される。なお、IN1とQ32のゲート及びIN2とQ31のゲートはコンデンサC32とC31を介して接続される。Q31とQ32は、それぞれR31とR32を介してバイアス電源VB31と接続される。
Q31とQ32のソースは接続され、またこれらは共に定電流回路CC31へも接続される。またQ31とQ32のドレインはそれぞれQ33とQ34のソースに接続される。Q33とQ34のドレインは電源電圧Vddに接続される。また、Q33とQ34のソースはそれぞれ出力点Out1とOut2に接続される。出力点Out1とOut2には定電流回路Ic31とIc32が接続されている。
Q31、Q32、Q33、Q34および定電流回路CC31は、歪補償の機能を有する歪補償増幅器32を構成する。初段増幅器9の出力Sorは、Q31乃至Q34のゲートにそれぞれ入力される。Q33およびQ34はソースフォロワであり、ゲート電圧に入力される信号SorをOut1およびOut2に伝達する。
その際に、後述するように、Q31、Q32、CC31により構成される回路により歪補償が行われ、初段増幅回路9および歪補償増幅器32のQ33およびQ34によって発生する3次歪の総量が相殺される。Q31、Q32、CC31は差動増幅回路を形成し、初段増幅器9の出力信号の値に応じてQ33およびQ34により構成されるソースフォロワの負荷電流が変化するようになっている。
Q31、Q32、CC31により構成される差動増幅器の出力電流は、Q31およびQ32のオーバードライブ電圧が低いと3次歪成分を多く含むようになる。そのQ31とQ32のオーバードライブ電圧は、CC31の出力電流によって調整できる。理想的にはQ33およびQ34のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。
Q31およびQ32は、Q33およびQ34の負荷の一部となっているので、Q31およびQ32のドレイン電流に含まれる3次歪成分およびQ33およびQ34のゲート−ソース間の電圧のソース電圧依存性における非線形性により、出力Out1およびOut2に含まれる3次歪成分が調整されることになる。したがって、定電流回路CC31の電流値を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。この意味でやはり定電流回路CC31は制御電流回路とも呼ぶ。なお、本実施の形態ではQ31乃至Q34はすべて飽和領域で動作する。また、定電流回路Ic31およびIc32は、Q33およびQ34に流すバイアス電流を確保するためのものである。なお、Ic31とIc32は抵抗などの受動負荷でおきかえることもできる。
また、定電流回路CC31を抵抗などの受動負荷で置き換えることもできる。なお、定電流回路CC31を受動負荷で置き換える場合は、可変受動負荷で置き換える。抵抗値などの負荷のインピーダンスの変化で3次歪の補償量を制御するからである。この場合FETを線形領域で使う場合のように、実質的に可変抵抗と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
また、定電流回路CC31を固定負荷で置き換えることもできる。その場合は、歪補償はバイアス電源VB31の電圧量で制御する。CC31を負荷で置き換えた場合、その置き換えた負荷に流れる電流をVB31の電圧により指定することができ、VB31の電圧を可変することにより、実質的にCC31に流れる電流を可変させることに対応するからである。
また、C31とC32はQ31とQ32のベースをバイアスし、かつ入力信号を交流的に接続するために設けられたコンデンサである。すなわち、Q31とQ32のゲートは交流的に入力点と接続していればよい。例えば、バイアスの与え方を変えて、コンデンサC31とC32が他の位置に配置されるような構成にしてもよい。
(実施の形態4)
本実施の形態のLNA13を図4に示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器33はQ41乃至Q44と定電流回路CC41、Ic41、Ic42を含む。初段増幅器9の出力であるIN1はQ42およびQ43のゲートに接続される。またIN2はQ41、Q44のゲートに接続される。Q43とQ44のドレインは電源電圧Vddに接続される。またQ43とQ44のソースはそれぞれ出力点Out1とOut2に接続される。
本実施の形態のLNA13を図4に示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器33はQ41乃至Q44と定電流回路CC41、Ic41、Ic42を含む。初段増幅器9の出力であるIN1はQ42およびQ43のゲートに接続される。またIN2はQ41、Q44のゲートに接続される。Q43とQ44のドレインは電源電圧Vddに接続される。またQ43とQ44のソースはそれぞれ出力点Out1とOut2に接続される。
Q41とQ42はPチャネル型のFETを用いる。Q41とQ42のソースは定電流回路CC41の正極に接続され、負極は電源電圧Vddに接続される。Q41とQ42のドレインはそれぞれOut1とOut2へ接続される。すなわち、Q43のソースとQ41のドレインはともにOut1に接続され、Q44のソースとQ42のドレインはともにOut2に接続される。
さらにQ41とQ42のドレインは、定電流回路Ic41とIc42の負極にそれぞれ接続される。Ic41とIc42の正極は接地されている。なお、メイン増幅器は記載していないが、メイン増幅器が初段増幅器9の直後に接続されていてもよい。
Q43およびQ44はソースフォロワであり、ゲート電圧の信号SorをOut1およびOut2に伝達する。その際に、後述するように、Q41、Q42、定電流回路CC41により構成される回路により歪補償が行われ、初段増幅器9およびQ43とQ44によって発生する3次歪の総量が相殺される。Q41、Q42、CC41は差動増幅回路を形成し、初段増幅器9の出力信号の値に応じてQ43およびQ44により構成されるソースフォロワの負荷電流が減算されるようになっている。Q41、Q42、CC41により構成される差動増幅器の出力電流は、Q41およびQ42のオーバードライブ電圧が低いと3次歪成分を多く含むようになる。
定電流回路CC41の出力電流に応じてQ41およびQ42のオーバードライブ電圧を調整できる。理想的にはQ43およびQ44のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。Q41およびQ42はQ43およびQ44の負荷の一部となっているので、Q41およびQ42のドレイン電流に含まれる3次歪成分により、出力点Out1とOut2の間からの出力に含まれる3次歪成分が調整されることになる。したがって、定電流回路CC1の電流値を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。この意味で定電流回路CC41も制御定電流回路と呼ぶ。
本実施の形態は、実施の形態3に対して歪補償増幅器をPチャネル型のFETで実現している点が異なる。同じ相互コンダクタンスの値を得ようとしたときPチャネル型のFETはNチャネル型のFETに比べて形状が大きくなり寄生容量も大きくなってしまうので不利な点もあるが、本実施の形態においてはQ41およびQ42に対するバイアス回路を省略できるといった利点を持っている。なお、本実施の形態ではQ31乃至Q34はすべて飽和領域で動作する。また、定電流回路Ic41、Ic42は抵抗に置き換えてもよい。
また、定電流回路CC41を負荷で置き換えることもできる。なお、定電流回路CC41を負荷で置き換える場合は、可変受動負荷で置き換えることとなる。負荷のインピーダンスの変化で3次歪の補償量を制御するからである。この場合FETを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
なお、上記のように本実施の形態では、一部にPチャネル型FETを用いた説明を行ったが、電源などの電極の極性を入れ替えた上で、Pチャネル型FETとNチャネル型FETを入れ替えても、同様の働きをする歪補償増幅器が得られる。この場合、Pチャネル型FETであったトランジスタ同士とNチャネル型FETであったトランジスタ同士は、入れ替えを行った後も、それぞれ同じ型のトランジスタを使うことが必要である。
(実施の形態5)
図5に本実施の形態のLNA14を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。LNA14は実施の形態4で示したLNA13の出力直前の定電流源がないタイプのLNAである。歪補償増幅器34はQ51乃至Q54と定電流回路CC51を含む。初段増幅器9の出力IN1はQ53のゲートに接続され、IN2はQ54のゲートに接続される。Q53とQ54のドレインは電源電圧Vddに接続される。またQ53とQ54のソースはそれぞれ出力点Out1とOut2に接続される。
図5に本実施の形態のLNA14を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。LNA14は実施の形態4で示したLNA13の出力直前の定電流源がないタイプのLNAである。歪補償増幅器34はQ51乃至Q54と定電流回路CC51を含む。初段増幅器9の出力IN1はQ53のゲートに接続され、IN2はQ54のゲートに接続される。Q53とQ54のドレインは電源電圧Vddに接続される。またQ53とQ54のソースはそれぞれ出力点Out1とOut2に接続される。
Q51とQ52のゲートはバイアス電圧CV51に接続され、それぞれのソースは定電流回路CC51に接続される。また、Q51のドレインはQ53のソースに、そしてQ52のドレインはQ54のソースに接続される。すなわち、Q51およびQ52のドレインは出力点Out1およびOut2に接続されている。
Q53およびQ54はソースフォロワであり、ゲート電圧の信号SorをOut1およびOut2に伝達する。その際に、後述するように、負荷回路により歪補償が行われ、初段増幅器9およびQ53およびQ54によって発生する3次歪の総量が相殺される。
したがって、理想的にはQ51およびQ52も定電流を出力することになるが、Q51およびQ52のドレイン−ソース間の電圧が低くなってくると、Q51およびQ52における定電流特性が崩れ、ドレイン電流がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Q51およびQ5はFETの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。一方Q53とQ54は飽和領域で使用される。
それにともない、Q51およびQ52のドレイン電流に含まれる3次歪信号成分も増えてくる。したがって、Q51およびQ52のゲート電圧CV51を調整したり、定電流回路CC51の電流値を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。なお、この意味でバイアス電圧CV51は制御バイアス電圧とも呼び、定電流回路CC51は制御定電流回路とも呼ぶ。
また、定電流回路CC51は抵抗などの受動負荷で置き換えることもできる。なお、定電流回路CC51を受動負荷で置き換える場合は、可変受動負荷で置き換えることとなる。抵抗値などの負荷のインピーダンスの変化で3次歪の補償量を制御するからである。この場合FETを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。また、電源の極性を入れ替え、型の違うトランジスタを用いても同様の働きをする歪補償増幅器を得ることができる。
(実施の形態6)
図6に本実施の形態のLNA15を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器35はQ61乃至Q63とバイアス電源CV61と定電流回路Ic61、Ic62を含む。初段増幅器9の出力IN1はQ63のゲートに、またIN2はQ64のゲートに接続される。Q63とQ64のドレインは共に、Q61のソースに接続される。Q61のドレインは電源電圧Vddに接続され、Q61のゲートはCV61に接続される。
図6に本実施の形態のLNA15を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器35はQ61乃至Q63とバイアス電源CV61と定電流回路Ic61、Ic62を含む。初段増幅器9の出力IN1はQ63のゲートに、またIN2はQ64のゲートに接続される。Q63とQ64のドレインは共に、Q61のソースに接続される。Q61のドレインは電源電圧Vddに接続され、Q61のゲートはCV61に接続される。
Q63とQ64のソースはそれぞれ出力点Out1とOut2に接続される。またQ63とQ64のソースはIc61とIc62にも接続される。
Q63およびQ64はソースフォロワであり、ゲート電圧の信号をOut1およびOut2に伝達する。その際に、後述するように、ソースフォロワ回路により歪補償が行われ、初段増幅器9によって発生する3次歪の総量が相殺される。Q61は定電圧回路を形成していて、Q61のゲート電圧によりQ63およびQ64のドレイン−ソース間電圧を調整することができる。
したがって、理想的にはQ63およびQ64は入力電圧に対してレベルをシフトした電圧を出力することになるが、Q63およびQ64のドレイン−ソース間の電圧が低くなってくると、Q63およびQ64におけるソースフォロワとしての理想的な特性が崩れ、ドレイン電圧がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Q63およびQ64は、FETの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。
それにともない、Q63およびQ64のドレイン電圧に含まれる3次歪信号成分も増えてくる。したがって、Q61のゲート電圧CV61を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。この意味でバイアス電圧CV61は制御バイアス電圧とも呼ぶ。なお、Ic61およびIc62は抵抗などの受動負荷に置き換えてもよい。
(実施の形態7)
図7は本実施の形態のLNA16を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器36はQ71乃至Q75およびバイアス電圧CV71、VB71と定電流回路Ic71を含む。初段増幅器9の出力IN1はQ74のゲートに、IN2はQ75のゲートに接続する。Q74とQ75のソースはそれぞれ定電流回路Ic71に接続される。またQ74とQ75のドレインは、出力点Out1とOut2にそれぞれ接続される。
図7は本実施の形態のLNA16を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器36はQ71乃至Q75およびバイアス電圧CV71、VB71と定電流回路Ic71を含む。初段増幅器9の出力IN1はQ74のゲートに、IN2はQ75のゲートに接続する。Q74とQ75のソースはそれぞれ定電流回路Ic71に接続される。またQ74とQ75のドレインは、出力点Out1とOut2にそれぞれ接続される。
Q72とQ73はPチャネル型FETであり、それぞれのゲートはバイアス電源VB71に接続される。Q72とQ73のドレインは、出力点Out1、Out2にそれぞれ接続される。すなわち、Q74のドレインとQ72のドレイン、およびQ75のドレインとQ73のドレインはそれぞれ接続される。なお、Q71、Q74、Q75はNチャネル型のFETである。
Q71のゲートはバイアス電源CV71に接続され、ドレインは電源電圧Vddに接続される。Q71のソースは、Q72およびQ73のソースに接続される。すなわち、Q72とQ73のソースは共に接続されている。
上記の構成によりQ74、Q75、定電流回路Ic71により歪補償増幅器36の差動増幅器が構成され、Q71、Q72、Q73により定電流回路が構成されている。Q72およびQ73は定電流回路として動作するが、Q71が定電圧回路として動作しており、Q71のゲート電圧であるCV71の値によりQ72およびQ73のドレイン−ソース間の電圧が調整できるようになっている。
Q72およびQ73のドレイン−ソース間の電圧が小さいと、Q72およびQ73のソース電流はドレイン−ソース間の電圧に依存するようになり、その際に歪成分を多く含むようになる。すなわち、Q72およびQ73はFETの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で動作する。したがって、CV71の値を調整することにより、定電流回路に流れてしまう歪信号成分の大きさを調整することができ、初段増幅回路9およびQ74、Q75、Ic71で構成される差動増幅器で発生した歪を相殺することができる。この意味でバイアス電圧CV71は制御バイアス電圧と呼ぶ。なお、Ic71は抵抗などの受動負荷に置き換えてもよい。
本発明の歪補償増幅器を有するLNAの効果をシミュレーションを使って検証した結果を示す。用いた回路シミュレーションソフトは、SIMetrix(Catena社製)である。デバイスパラメータは0.18ミクロンCMOSプロセスのデバイスパラメータを用いた。
図8はシミュレーションに用いた回路である。図8は図1の回路に対応するものであり、Q201、Q202、Q210、Q211が図1の歪補償増幅器30におけるQ5、Q6、Q3、Q4にそれぞれ対応する。その部分を図8では点線枠60で示した。また、図1で歪の補償量を調整する定電流回路CC1は図8では定電流回路61である。図8の回路では歪補正量の調整はV208の電圧を調整する。
入力信号はV202と、V206である。V202は600MHz、V206は624MHzである。ともに振幅20mVである。アンプへのそれぞれの入力信号は、入力インピーダンスR201の影響でそれぞれ半分の値となる。従って、アンプへの入力信号の最大振幅は20mV、RMS値は10mVrmsとなる。出力はVOUT1とVOUT2である。
図8の他の素子は以下の特性を有する。V201は1.8V、V203は1.06V、V204は1.25V、V205とV208は600mVである。なお、V207は欠番である。R201は50Ω、R202、R203、R204は600Ω、R205、R206は50kΩ、R207は4kΩ、R208は525Ωである。C201は1nF、C202は10pFである。トランジスタは、Q214とQ215がPチャネル型FETであり、その他は全てNチャネル型FETである。
トランジスタの大きさは、チャネル幅Wが5μm、チャネル長Lが180nmであることが全て共通である。Q201、Q202、Q210とQ211のM(フィンガー数、以下同じ)は5、Q203、Q204とQ205のMは20、Q206のMは28、Q207とQ208のMは20、Q209のMは3、Q214とQ215のMは16である。なお、Q212とQ213は欠番である。また、素子温度は27℃とした。なお、フィンガー数はマルチプリシティー(Multiplicity)のことで、トランジスタの並列個数をさす。
図9は、出力信号をスペクトル表示したものである。図8の点線枠60と61で示した歪補償増幅器の部分は動作させていない場合の結果である。縦軸は出力レベル(振幅)を表し、横軸は周波数を示す。入力信号に対応する信号は信号100(600MHz)と信号101(624MHz)である。3次歪信号成分は図中においては576MHzの信号110と648MHzの信号120である。なお、552MHzと672MHzには5次歪成分が出ている。また、2次歪、4次歪はこのグラフの外にある。
今、入力に対応する信号100と信号101がほぼ同じ100mVである。信号110と信号120の100mVからのレベル差をそれぞれレベル差111とレベル差121とする。図9では、レベル差111とレベル差121はほぼ同じで−52dB程度である。
図10は、図9の出力に対して、図8の回路のV208を調整し、歪補償増幅器を駆動する定電流回路の電流量を調整した場合の出力を示したグラフである。3次歪信号成分の信号110と信号120は、信号112と信号122となり、本発明の歪補償増幅器を調整する前の図8と比較して低下しているのが分かる。
信号112は、信号110と比較してレベル差113だけ歪が改善されており、これは約−41dBであった。また信号122は信号120と比較してレベル差123だけ歪が改善されており、およそ−35dBの改善であった。このように本発明の歪補償増幅器は3次歪の改善に効果があることを確認した。
本発明は通信機器のチューナに用いる低雑音増幅をする箇所に初段の増幅器とともに用いることで、3次歪を抑えることができる。したがって特にダイレクトコンバージョン方式で動作させるチューナには好適に利用することができる。
本発明は、主として受信機のチューナに用いられる低雑音増幅に関するものであり、より詳しくは3次相互変調歪の補償機能を有する歪補償増幅器とそれを有する低雑音増幅器に関するものである。
近年普及が進むデジタル放送は、高品質かつ多チャンネルのサービスを受信できるというメリットがあるほか、OFDM変調方式の1つのセグメントだけを利用した地上デジタル放送を移動体で受信できるサービスが期待されている。このような移動体受信装置のチューナは、持ち運びが前提であるので、小型化が必要な条件とされる。
チューナの小型化という観点では、従来はトラッキングフィルタにより所望波の信号を選択してから低雑音増幅器(以下「LNA」という。)により増幅していた。これに対して、トラッキングフィルタを用いずに、受信した信号をすべて増幅してからミキサを通し、その後所望信号を選択する方式が検討されている。
この方式は、ダイレクトコンバージョン方式や低IF方式といった受信方式を用いることで実現でき、インダクタを必要とするトラッキングフィルタを省略することができる。すなわち、受信回路の物理的形状を小さくできるという利点がある。
しかし、LNAにおいて高調波歪が発生すると、複数の信号が重畳された信号を入力したときに相互変調歪が発生し、妨害波の相互変調歪の信号周波数が所望波の周波数にかぶる場合がある。この相互変調歪信号成分は、分離不能なノイズとなってしまう。高調波歪には2次歪、3次歪および4次以上の歪があるが、LNAの高調波歪において主に問題となるのは3次歪である。従って、LNAにおいては3次高調波歪を抑える必要がある。
LNAの高調波歪を抑えるアプローチとしては、LNAの許容入力信号レベルを上げるアプローチや高調波歪を相殺するアプローチなどがある。LNAの許容入力信号レベルを上げるアプローチに対しては、消費電力が増え、電源の低電圧化ができないといった問題がある。
相互変調歪の補償の技術としてはフィードフォワード方式やプリディストーション方式などがあるが(特許文献3参照)、これらの方式は主として送信機で使われる歪補償方法であり、受信機の初段の増幅器に用いるには適していない。
受信直後の信号増幅分での相互変調歪の補償は、増幅器の許容信号振幅に対する信号振幅の比によって歪率が変化するといった性質を用いて歪補償を行っていた。例えば、3次相互変調歪率は前記比の2乗に比例するので、異なった入力レンジを持つ増幅器を二つ用意し、その比を特定の値とし、二つの増幅器の出力の差をとることにより、3次相互変調歪を相殺させることが可能となる(特許文献1参照)。
また、低雑音用と低歪用の2種類の増幅器を用意しておき、入力信号のレベルによってこれらを切り替えるようにした構成の発明もある(特許文献2参照)。
特許文献1に開示されている方法では、増幅したい信号に対して増幅範囲が相当余裕を持つ増幅器を用意する必要があり、消費電力の観点から不利となっていた。すなわち、受信装置の小型が図れない。また、移動体での受信では、強度がさまざまに異なる信号を受信する必要があり、LNAのゲインもその都度調整する必要がある。
従って、小型の移動受信装置を得ようとすると、補償量の調整を行えるような手段を有するLNAが必要である。しかし、補償量が調整可能で、ダイレクトコンバージョン方式や低IF方式といった方式に適用できるようなLNAの提案は、これまで見当たらない。
本発明はかかる課題を解決するために想到されたもので、相互変調歪の補償量の調整が可能な、LNAを提供するものである。すなわち、増幅される信号に応じた3次歪を有する信号を発生させ、それを増幅される信号に加算する3次相互変調歪補正増幅器を提供するものである。さらに本発明の3次相互変調歪補正増幅器は、歪補償量を調整可能な3次相互変調歪補正増幅器である。またそのような次相互変調歪補正増幅器を有する低雑音増幅器を提供するものである。
そこで本発明の第1の局面では、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
前記第1の入力点に接続されるゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースとからなる第1のトランジスタと、
前記第2の入力点に接続されるゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースとからなる第2のトランジスタと、
一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
第1の負荷を介して電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースからなる第3のトランジスタと、
前記第3のトランジスタのゲートに接続されたゲートと、
第2の負荷を介して前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースからなる第4のトランジスタと、
前記第3のトランジスタのドレインに接続された第1の出力点と、
前記第4のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
前記第1の入力点に接続されるゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースとからなる第1のトランジスタと、
前記第2の入力点に接続されるゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースとからなる第2のトランジスタと、
一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
第1の負荷を介して電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースからなる第3のトランジスタと、
前記第3のトランジスタのゲートに接続されたゲートと、
第2の負荷を介して前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースからなる第4のトランジスタと、
前記第3のトランジスタのドレインに接続された第1の出力点と、
前記第4のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第2の局面では、
第1の局面の3次相互変調歪補償増幅器である第1の3次相互変調歪補償増幅器と、
前記第1の3次相互変調歪補償増幅器の後段もしくは前段に設けられ、
前記第1の3次相互変調歪補償増幅器と同じ構成を有する第2の3次相互変調歪補償増幅器とを有する3次相互変調歪補償増幅器であって、
前記第2の3次相互変調補償増幅器は、
前記第1の入力点と前記第1のトランジスタのゲートの間に挿入されたキャパシタと、
前記第2の入力点と前記第2のトランジスタのゲートの間に挿入されたキャパシタと、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートの間に挿入された抵抗と、
前記請求項1記載の3次相互変調歪補償増幅器の出力点と接続された出力点とを
を有する3次相互変調歪補償増幅器を提供するものである。
第1の局面の3次相互変調歪補償増幅器である第1の3次相互変調歪補償増幅器と、
前記第1の3次相互変調歪補償増幅器の後段もしくは前段に設けられ、
前記第1の3次相互変調歪補償増幅器と同じ構成を有する第2の3次相互変調歪補償増幅器とを有する3次相互変調歪補償増幅器であって、
前記第2の3次相互変調補償増幅器は、
前記第1の入力点と前記第1のトランジスタのゲートの間に挿入されたキャパシタと、
前記第2の入力点と前記第2のトランジスタのゲートの間に挿入されたキャパシタと、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートの間に挿入された抵抗と、
前記請求項1記載の3次相互変調歪補償増幅器の出力点と接続された出力点とを
を有する3次相互変調歪補償増幅器を提供するものである。
また、本発明の第3の局面では、
前記第1の負荷と前記第2の負荷が定電流回路である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の負荷と前記第2の負荷が定電流回路である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第4の局面では、
前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である第1又は2の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第5の局面では、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に交流的に接続され、かつ第1のインピーダンス素子を介して一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1の入力点に交流的に接続され、かつ第2のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第2のトランジスタと、
前記第3のトランジスタのソースに接続された第1の出力点と、
前記第4のトランジスタのソースに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に交流的に接続され、かつ第1のインピーダンス素子を介して一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1の入力点に交流的に接続され、かつ第2のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第2のトランジスタと、
前記第3のトランジスタのソースに接続された第1の出力点と、
前記第4のトランジスタのソースに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第6の局面では、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第7の局面では、
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは負荷に置き換えられた前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは負荷に置き換えられた前記第5の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第8の局面では、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に接続されたゲートと、
前記制御定電流回路の他方の極に接続されたソースと、
ドレインからなる第1のトランジスタと、
前記第1の入力点に接続されたゲートと、
前記第1のトランジスタのソースに接続されたソースと、
ドレインからなり、前記第1のトランジスタと同じ型である第2のトランジスタと
前記第1の入力点に接続されるゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなり、前記第1のトランジスタと異なる型である第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなり、前記第3のトランジスタと同じ型である第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に接続されたゲートと、
前記制御定電流回路の他方の極に接続されたソースと、
ドレインからなる第1のトランジスタと、
前記第1の入力点に接続されたゲートと、
前記第1のトランジスタのソースに接続されたソースと、
ドレインからなり、前記第1のトランジスタと同じ型である第2のトランジスタと
前記第1の入力点に接続されるゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなり、前記第1のトランジスタと異なる型である第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなり、前記第3のトランジスタと同じ型である第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第9の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次歪補償増幅器を提供するものである。
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次歪補償増幅器を提供するものである。
また、本発明の第10の局面は、
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第8の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第8の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第11の局面は、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1のトランジスタのゲートに接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1のトランジスタのゲートに接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また、本発明の第12の局面は、
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次相互変調歪補償増幅器を提供するものである。
前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である第8の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第13の局面は、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第1の定電流回路の他方の極に接続されたソースとからなる第2のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第2の定電流回路の他方の極に接続されたソースとからなる第3のトランジスタと、
前記第2のトランジスタのソースに接続された第1の出力点と、
前記第3のトランジスタのソースに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第1の定電流回路の他方の極に接続されたソースとからなる第2のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第2の定電流回路の他方の極に接続されたソースとからなる第3のトランジスタと、
前記第2のトランジスタのソースに接続された第1の出力点と、
前記第3のトランジスタのソースに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また本発明の第14の局面は、
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第13の局面の3次相互変調歪補償増幅器を提供するものである。
前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた第13の局面の3次相互変調歪補償増幅器を提供するものである。
また、本発明の第15の局面は、
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインとからなり、前記第1のトランジスタと異なる型である第2のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
前記第2のトランジスタのゲートに接続されたゲートと、
ドレインとからなり、前記第2のトランジスタと同じ型である第3のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第2のトランジスタのドレインに接続されたドレインと、
一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第1のトランジスタと同じ型である第4のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第3のトランジスタのドレインに接続されたドレインと、
前記第4のトランジスタのソースに接続されたソースとからなり、前記第1のトランジスタと同じ型である第5のトランジスタと、
前記第4のトランジスタのドレインに接続された第1の出力点と、
前記第5のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインとからなり、前記第1のトランジスタと異なる型である第2のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
前記第2のトランジスタのゲートに接続されたゲートと、
ドレインとからなり、前記第2のトランジスタと同じ型である第3のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第2のトランジスタのドレインに接続されたドレインと、
一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第1のトランジスタと同じ型である第4のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第3のトランジスタのドレインに接続されたドレインと、
前記第4のトランジスタのソースに接続されたソースとからなり、前記第1のトランジスタと同じ型である第5のトランジスタと、
前記第4のトランジスタのドレインに接続された第1の出力点と、
前記第5のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器を提供するものである。
また本発明の第16の局面は、
前記定電流回路が受動負荷に置き換えられた第15の局面の3次相互変調歪補償増幅器を提供するものである。
前記定電流回路が受動負荷に置き換えられた第15の局面の3次相互変調歪補償増幅器を提供するものである。
また本発明の第17の局面は、
第1乃至16の局面の3次相互変調歪補償増幅器を少なくとも1つ以上有する低雑音増幅器を提供するものである。
第1乃至16の局面の3次相互変調歪補償増幅器を少なくとも1つ以上有する低雑音増幅器を提供するものである。
本発明は、FET(Field Effect Transistor)と定電流回路を組み合わせて入力信号に応じた3次歪信号を発生することができるため、非常に簡単な構成で3次変調歪を補償することができる。また、飽和領域で使用するFETのゲート電圧を制御することで、3次歪の補償量を調整することのできるLNAを得る事ができる。
(実施の形態1)
本明細書の説明においては、増幅素子としてFETを用いるが、バイポーラトランジスタも用いることができる。従って、ゲート、ソース、ドレインはバイポーラトランジスタでは、ベース、エミッタ、コレクタと読み替える。また、トランジスタは「Q」、インダクタンスは「L」、コンデンサは「C」、抵抗は「R」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。例えば、コンデンサ(C1000)は単に「C1000」という場合もある。
本明細書の説明においては、増幅素子としてFETを用いるが、バイポーラトランジスタも用いることができる。従って、ゲート、ソース、ドレインはバイポーラトランジスタでは、ベース、エミッタ、コレクタと読み替える。また、トランジスタは「Q」、インダクタンスは「L」、コンデンサは「C」、抵抗は「R」というアルファベットの後ろに数字をつけて表し、アルファベットと数字だけで、その素子を特定する。例えば、コンデンサ(C1000)は単に「C1000」という場合もある。
図1に本発明のLNA10の構成を示す。LNA10は、アンテナ90からの信号を増幅する初段増幅器9(以後「1stAmp」とも呼ぶ)と、メイン増幅器20と、3次相互変調歪補償増幅器(以後単に「歪補償増幅器」ともいう。)30からなる。メイン増幅器20と歪補償増幅器30は、トランスコンダクタンスアンプとも呼ばれる。このトランスコンダクタンスアンプは、後段の周波数変換器(図示せず)と合わせてミキサと呼ばれることもある。本明細書では、LNAの一部として説明を行なうが、メイン増幅器20や歪補償増幅器30を、トランスコンダクタンスアンプと呼んだとしても、この部分を含むミキサと呼んだとしても、本発明に含まれることはいうまでもない。
初段増幅器9は、アンテナ90からの受信信号Santを増幅し、出力信号Sorを出力する。出力はIN1およびIN2の2つの点の間の出力となる。なお、ここでは、初段増幅器9の最終段の回路が抵抗負荷を仮定した差動増幅回路であることを想定して、電源電圧Vddから抵抗Rm1とRm2を介した点からの出力とした。しかし、この構成に限定されるものではない。なお、初段増幅器9の出力は平衡出力であってもよいし、不平衡出力であってもよい。不平衡の場合は、IN1とIN2のいずれかは一定電圧となる。
IN1およびIN2は初段増幅器9の出力点であり、かつメイン増幅器20と歪補償増幅器30の入力点でもある。なお、本発明の歪補償増幅器は通常他の回路と共に使用されるので、入力端子と出力端子は、入力点と出力点ともいう。メイン増幅器20は、Q1とQ2、定電流回路であるIc1からなる差動増幅器である。Q1のソースとQ2のソースは結合され、Ic1に接続されている。Q1とQ2のゲートはIN1とIN2にそれぞれ接続される。Q1とQ2のドレインは、負荷となる抵抗R1、R2を介して電源電圧Vddに接続される。
初段増幅器9からの出力信号SorはIN1およびIN2からメイン増幅器20に入力され、Q1、Q2とIc1からなる差動増幅回路によって増幅され、負荷となる抵抗R1およびR2を介して電源電圧Vddと接続される結合点41および42の点に出力される。なお、メイン増幅器20は1段の差動増幅回路で示したが、多段の差動増幅であってもよい。また、メイン増幅器の定電流回路であるIc1は、抵抗などの受動負荷に置き換えることもできる。
歪補償増幅器30は、Q3乃至Q6の4つのFETと、FETのゲートをバイアスするバイアス電源CV1と、定電流回路CC1からなる。初段増幅器9からの出力SorはQ3およびQ4のゲートに接続される。Q3およびQ4のソースはそれぞれ結合され、定電流回路CC1の負極に接続される。定電流回路CC1は正極が接地されている。なお、定電流回路は負極から正極に電流を流すように動作する回路である。
Q3およびQ4のドレインは、Q5およびQ6のソースにそれぞれ接続される。Q5およびQ6のドレインは、結合点41および42に接続される。すなわち、Q5およびQ6のドレインは、負荷となる抵抗R1およびR2を介して電源電圧Vddに接続される。Q5およびQ6のゲートは、バイアス電源CV1に接続される。
歪補償増幅器30においては、Q3およびQ4はFETの線形領域で動作させ、Q5およびQ6はFETの飽和領域で動作させる。したがって、Q3およびQ4はソース−ドレイン間が抵抗のように働き、その抵抗の値が補償増幅器30の入力信号の電圧によって変化する。Q3、Q4、Q5、Q6によって構成される回路は、定電流回路CC1に流れる電流をQ3およびQ4のソース−ドレイン間の抵抗の値に応じてQ5およびQ6のドレイン電流として配分する機能を有している。
すなわち、歪補償増幅器30は電圧入力電流出力の差動増幅器として動作する。その際、Q3およびQ4のソース−ドレイン間のコンダクタンスの差が入力電圧に比例し、Q5およびQ6のゲート−ソース間の電圧が一定であれば歪補償増幅器30は線形な動作をする。しかし、実際にはQ5およびQ6のゲート−ソース間電圧はそれぞれドレイン電流に依存するので、歪補償増幅器30の入出力特性は奇数次の(特に3次の)歪を持つことになる。
この非線形特性を有する歪補償増幅器30を接続することによって、結合点41および42には、3次歪を含んだ信号が出力されることとなる。また、上記のように接続することで、歪補償増幅器30とメイン増幅器20では、増幅する信号の位相は同じで、含まれる3次歪は符号が異なる。
すなわち、結合点41、42には、メイン増幅器20からの歪を有した信号に、それとは逆の歪を有した信号が加えられる。従って、3次歪を相殺し減少させることができる。しかも、本来の信号が加算されるので、ゲインの低下をもたらさない。
さらに、歪補償増幅器30から出力される3次歪は、バイアス電圧CV1の大きさを変えることで、歪量を調整することができる。バイアス電圧CV1は、図1では、バイアス用の定電圧源として記載してあるが、外部からの信号によって可変できるように構成する。変化させる方法は特に制限はなく、アナログ信号によって変化するようにしてもよいし、デジタル信号によって段階的に変更できるようにしてもよい。この意味でバイアス電圧CV1は、制御バイアス電圧とも呼ぶ。
なお、歪補償増幅器30の発生する歪量は定電流回路CC1の電流を調整しても変化させることができる。従って、定電流回路CC1を外部からの信号によって変化させるようにしてもよい。ここで、外部からの信号とは、LNA10を構成する回路の外側からの制御信号を意味する。この定電流回路CC1も外部から電流量を制御される意味で、制御定電流回路とも呼ぶ。
結合点41、42では、メイン増幅器20の出力と歪補償増幅器30の出力が加算され、出力点Out1とOut2に出力される。なお、出力の加算点である意味で、結合点41および42は加算器であるといえる。Out1とOut2の間の出力は、3次歪が抑制された信号である。
なお、本実施の形態においては、負荷を抵抗R1およびR2により構成しているが、電源電圧からQ5およびQ6のドレインに向かって電流を流す定電流負荷やインダクタ等のインピーダンスを持つ素子や回路を用いてもよい。また、定電流回路CC1を用いたが、この部分は抵抗などの受動負荷であってもよいし、外部から制御できる可変受動負荷であってもよい。可変受動負荷とは抵抗値などの負荷のインピーダンスを変化させることができるものをいう。この場合FETを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であってもよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作を行っても実質的に可変受動負荷であると見なせる。
また、歪補償の量を外部の信号から調整できるようにしたが、外部の信号から調整するのではなく、あらかじめ決められた電圧により歪補償の量を決定するようにしてもよい。本発明のLNA10を半導体集積回路で作製する際に、プロセスばらつきが大きくない場合は、歪補償の量を外部から調整する必要がない場合もあるからである。
また、本実施の形態では、Nチャネル型トランジスタを用いたが、電源電圧や定電流回路、制御定電流回路の極性を逆にし、Pチャネル型トランジスタを用いても同様の働きをする回路を得ることができる。このように、トランジスタのチャネル型が異なることを、「型」の違うトランジスタとも呼ぶ。一方型が同じ場合は「型」が同じとも言う。バイポーラトランジスタを用いた場合は、NPN型とPNP型が型の違うトランジスタとなる。また、本実施の形態で説明した内容は、本明細書の他の実施の形態にも適宜適用することができる。
また、歪補償を行う量を調整する手段として、ザッピングなどの手法により、外部からの信号により素子のパラメータを調整して固定する方法を用いてもよい。また、メイン増幅器20と歪補償増幅器30の出力の加算は、結合点41および42で行なったが、これに限定するものではなく、線形性の高い加算器や、逆に一方の信号に非線形歪を与えることができるような加算器を用いても良い。
(実施の形態2)
図2に本実施の形態に係わるLNA11を示す。本実施の形態のLNA11は実施の形態1のLNA10に位相が回転した成分の3次歪に対する歪補償増幅器31を加えたものである。その他の部分は、実施の形態1と同じである。
図2に本実施の形態に係わるLNA11を示す。本実施の形態のLNA11は実施の形態1のLNA10に位相が回転した成分の3次歪に対する歪補償増幅器31を加えたものである。その他の部分は、実施の形態1と同じである。
初段増幅器9やメイン増幅器20において発生する3次歪成分は、入力信号に対して3乗した信号の位相を持つものが大半を占めるが、素子の寄生容量や浮遊容量の影響により位相がずれた3次歪成分をある程度含んでしまっている。
従って、3次歪を精度良く補償するためには、位相のずれた3次歪成分も補償する必要がある。Q7、Q8、Q9、Q10および定電流回路CC2により構成される歪補償増幅器31は3次歪のうちの位相が90度進んだ成分を補償するものである。3次歪の位相がずれた成分は信号の周波数が高くなるほど大きくなるので、C1、C2、R12により構成されるハイパス・フィルタにより初段増幅器9の増幅器の出力の位相をずらし、その信号に歪を与えて結合点43および44で、出力信号に加え合わせ、Out1、Out2から出力する。位相がずれた3次歪の補償の大きさはバイアス電圧CV2若しくは定電流回路CC2により調整することができる。
このように、3次歪の位相の異なる成分に対して補償する量を調整することができるので、LNA11の初段増幅器9およびメイン増幅器20において発生する任意の位相の3次歪成分を補償することができ、線形性のより高いLNAを実現することができる。なお、定電流回路CC2は抵抗などの受動負荷で置き換えることもできる。また、この定電流回路CC2は実施の形態1同様、制御定電流回路とも呼ぶ。また、電源の極性を反対にし、使用するトランジスタのタイプを逆の型のトランジスタにすれば、同様の働きをする歪補償増幅器を得ることができるのは、実施の形態1と同じである。
(実施の形態3)
図3に本実施の形態のLNA12を示す。LNA12は、低出力インピーダンスタイプのLNAである。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、実施の形態1及び2の場合と同じである。歪補償増幅器32は、Q31乃至Q34の4つのFETと定電流回路CC31を含む。初段増幅器9の出力IN1はQ33とQ32のゲートに接続される。また、IN2はQ34とQ31のゲートに接続される。なお、IN1とQ32のゲート及びIN2とQ31のゲートはコンデンサC32とC31を介して接続される。Q31とQ32は、それぞれR31とR32を介してバイアス電源VB31と接続される。
図3に本実施の形態のLNA12を示す。LNA12は、低出力インピーダンスタイプのLNAである。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、実施の形態1及び2の場合と同じである。歪補償増幅器32は、Q31乃至Q34の4つのFETと定電流回路CC31を含む。初段増幅器9の出力IN1はQ33とQ32のゲートに接続される。また、IN2はQ34とQ31のゲートに接続される。なお、IN1とQ32のゲート及びIN2とQ31のゲートはコンデンサC32とC31を介して接続される。Q31とQ32は、それぞれR31とR32を介してバイアス電源VB31と接続される。
Q31とQ32のソースは接続され、またこれらは共に定電流回路CC31へも接続される。またQ31とQ32のドレインはそれぞれQ33とQ34のソースに接続される。Q33とQ34のドレインは電源電圧Vddに接続される。また、Q33とQ34のソースはそれぞれ出力点Out1とOut2に接続される。出力点Out1とOut2には定電流回路Ic31とIc32が接続されている。
Q31、Q32、Q33、Q34および定電流回路CC31は、歪補償の機能を有する歪補償増幅器32を構成する。初段増幅器9の出力Sorは、Q31乃至Q34のゲートにそれぞれ入力される。Q33およびQ34はソースフォロワであり、ゲート電圧に入力される信号SorをOut1およびOut2に伝達する。
その際に、後述するように、Q31、Q32、CC31により構成される回路により歪補償が行われ、初段増幅回路9および歪補償増幅器32のQ33およびQ34によって発生する3次歪の総量が相殺される。Q31、Q32、CC31は差動増幅回路を形成し、初段増幅器9の出力信号の値に応じてQ33およびQ34により構成されるソースフォロワの負荷電流が変化するようになっている。
Q31、Q32、CC31により構成される差動増幅器の出力電流は、Q31およびQ32のオーバードライブ電圧が低いと3次歪成分を多く含むようになる。そのQ31とQ32のオーバードライブ電圧は、CC31の出力電流によって調整できる。理想的にはQ33およびQ34のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。
Q31およびQ32は、Q33およびQ34の負荷の一部となっているので、Q31およびQ32のドレイン電流に含まれる3次歪成分およびQ33およびQ34のゲート−ソース間の電圧のソース電圧依存性における非線形性により、出力Out1およびOut2に含まれる3次歪成分が調整されることになる。したがって、定電流回路CC31の電流値を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。この意味でやはり定電流回路CC31は制御電流回路とも呼ぶ。なお、本実施の形態ではQ31乃至Q34はすべて飽和領域で動作する。また、定電流回路Ic31およびIc32は、Q33およびQ34に流すバイアス電流を確保するためのものである。なお、Ic31とIc32は抵抗などの受動負荷でおきかえることもできる。
また、定電流回路CC31を抵抗などの受動負荷で置き換えることもできる。なお、定電流回路CC31を受動負荷で置き換える場合は、可変受動負荷で置き換える。抵抗値などの負荷のインピーダンスの変化で3次歪の補償量を制御するからである。この場合FETを線形領域で使う場合のように、実質的に可変抵抗と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
また、定電流回路CC31を固定負荷で置き換えることもできる。その場合は、歪補償はバイアス電源VB31の電圧量で制御する。CC31を負荷で置き換えた場合、その置き換えた負荷に流れる電流をVB31の電圧により指定することができ、VB31の電圧を可変することにより、実質的にCC31に流れる電流を可変させることに対応するからである。
また、C31とC32はQ31とQ32のベースをバイアスし、かつ入力信号を交流的に接続するために設けられたコンデンサである。すなわち、Q31とQ32のゲートは交流的に入力点と接続していればよい。例えば、バイアスの与え方を変えて、コンデンサC31とC32が他の位置に配置されるような構成にしてもよい。
(実施の形態4)
本実施の形態のLNA13を図4に示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器33はQ41乃至Q44と定電流回路CC41、Ic41、Ic42を含む。初段増幅器9の出力であるIN1はQ42およびQ43のゲートに接続される。またIN2はQ41、Q44のゲートに接続される。Q43とQ44のドレインは電源電圧Vddに接続される。またQ43とQ44のソースはそれぞれ出力点Out1とOut2に接続される。
本実施の形態のLNA13を図4に示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器33はQ41乃至Q44と定電流回路CC41、Ic41、Ic42を含む。初段増幅器9の出力であるIN1はQ42およびQ43のゲートに接続される。またIN2はQ41、Q44のゲートに接続される。Q43とQ44のドレインは電源電圧Vddに接続される。またQ43とQ44のソースはそれぞれ出力点Out1とOut2に接続される。
Q41とQ42はPチャネル型のFETを用いる。Q41とQ42のソースは定電流回路CC41の正極に接続され、負極は電源電圧Vddに接続される。Q41とQ42のドレインはそれぞれOut1とOut2へ接続される。すなわち、Q43のソースとQ41のドレインはともにOut1に接続され、Q44のソースとQ42のドレインはともにOut2に接続される。
さらにQ41とQ42のドレインは、定電流回路Ic41とIc42の負極にそれぞれ接続される。Ic41とIc42の正極は接地されている。なお、メイン増幅器は記載していないが、メイン増幅器が初段増幅器9の直後に接続されていてもよい。
Q43およびQ44はソースフォロワであり、ゲート電圧の信号SorをOut1およびOut2に伝達する。その際に、後述するように、Q41、Q42、定電流回路CC41により構成される回路により歪補償が行われ、初段増幅器9およびQ43とQ44によって発生する3次歪の総量が相殺される。Q41、Q42、CC41は差動増幅回路を形成し、初段増幅器9の出力信号の値に応じてQ43およびQ44により構成されるソースフォロワの負荷電流が減算されるようになっている。Q41、Q42、CC41により構成される差動増幅器の出力電流は、Q41およびQ42のオーバードライブ電圧が低いと3次歪成分を多く含むようになる。
定電流回路CC41の出力電流に応じてQ41およびQ42のオーバードライブ電圧を調整できる。理想的にはQ43およびQ44のソース電位はそれぞれのゲート電位をシフトしたものとなるが、実際には負荷電流にも依存する。Q41およびQ42はQ43およびQ44の負荷の一部となっているので、Q41およびQ42のドレイン電流に含まれる3次歪成分により、出力点Out1とOut2の間からの出力に含まれる3次歪成分が調整されることになる。したがって、定電流回路CC1の電流値を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。この意味で定電流回路CC41も制御定電流回路と呼ぶ。
本実施の形態は、実施の形態3に対して歪補償増幅器をPチャネル型のFETで実現している点が異なる。同じ相互コンダクタンスの値を得ようとしたときPチャネル型のFETはNチャネル型のFETに比べて形状が大きくなり寄生容量も大きくなってしまうので不利な点もあるが、本実施の形態においてはQ41およびQ42に対するバイアス回路を省略できるといった利点を持っている。なお、本実施の形態ではQ31乃至Q34はすべて飽和領域で動作する。また、定電流回路Ic41、Ic42は抵抗に置き換えてもよい。
また、定電流回路CC41を負荷で置き換えることもできる。なお、定電流回路CC41を負荷で置き換える場合は、可変受動負荷で置き換えることとなる。負荷のインピーダンスの変化で3次歪の補償量を制御するからである。この場合FETを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。
なお、上記のように本実施の形態では、一部にPチャネル型FETを用いた説明を行ったが、電源などの電極の極性を入れ替えた上で、Pチャネル型FETとNチャネル型FETを入れ替えても、同様の働きをする歪補償増幅器が得られる。この場合、Pチャネル型FETであったトランジスタ同士とNチャネル型FETであったトランジスタ同士は、入れ替えを行った後も、それぞれ同じ型のトランジスタを使うことが必要である。
(実施の形態5)
図5に本実施の形態のLNA14を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。LNA14は実施の形態4で示したLNA13の出力直前の定電流源がないタイプのLNAである。歪補償増幅器34はQ51乃至Q54と定電流回路CC51を含む。初段増幅器9の出力IN1はQ53のゲートに接続され、IN2はQ54のゲートに接続される。Q53とQ54のドレインは電源電圧Vddに接続される。またQ53とQ54のソースはそれぞれ出力点Out1とOut2に接続される。
図5に本実施の形態のLNA14を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。LNA14は実施の形態4で示したLNA13の出力直前の定電流源がないタイプのLNAである。歪補償増幅器34はQ51乃至Q54と定電流回路CC51を含む。初段増幅器9の出力IN1はQ53のゲートに接続され、IN2はQ54のゲートに接続される。Q53とQ54のドレインは電源電圧Vddに接続される。またQ53とQ54のソースはそれぞれ出力点Out1とOut2に接続される。
Q51とQ52のゲートはバイアス電圧CV51に接続され、それぞれのソースは定電流回路CC51に接続される。また、Q51のドレインはQ53のソースに、そしてQ52のドレインはQ54のソースに接続される。すなわち、Q51およびQ52のドレインは出力点Out1およびOut2に接続されている。
Q53およびQ54はソースフォロワであり、ゲート電圧の信号SorをOut1およびOut2に伝達する。その際に、後述するように、負荷回路により歪補償が行われ、初段増幅器9およびQ53およびQ54によって発生する3次歪の総量が相殺される。
したがって、理想的にはQ51およびQ52も定電流を出力することになるが、Q51およびQ52のドレイン−ソース間の電圧が低くなってくると、Q51およびQ52における定電流特性が崩れ、ドレイン電流がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Q51およびQ5はFETの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。一方Q53とQ54は飽和領域で使用される。
それにともない、Q51およびQ52のドレイン電流に含まれる3次歪信号成分も増えてくる。したがって、Q51およびQ52のゲート電圧CV51を調整したり、定電流回路CC51の電流値を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。なお、この意味でバイアス電圧CV51は制御バイアス電圧とも呼び、定電流回路CC51は制御定電流回路とも呼ぶ。
また、定電流回路CC51は抵抗などの受動負荷で置き換えることもできる。なお、定電流回路CC51を受動負荷で置き換える場合は、可変受動負荷で置き換えることとなる。抵抗値などの負荷のインピーダンスの変化で3次歪の補償量を制御するからである。この場合FETを線形領域で使う場合のように、実質的に可変受動負荷と見なせる構成であればよい。また、予めいくつかの受動負荷を用意しておき、スイッチで切り替えるといった操作をおこなっても実質的に可変受動負荷であると見なせる。また、電源の極性を入れ替え、型の違うトランジスタを用いても同様の働きをする歪補償増幅器を得ることができる。
(実施の形態6)
図6に本実施の形態のLNA15を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器35はQ61乃至Q63とバイアス電源CV61と定電流回路Ic61、Ic62を含む。初段増幅器9の出力IN1はQ63のゲートに、またIN2はQ64のゲートに接続される。Q63とQ64のドレインは共に、Q61のソースに接続される。Q61のドレインは電源電圧Vddに接続され、Q61のゲートはCV61に接続される。
図6に本実施の形態のLNA15を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器35はQ61乃至Q63とバイアス電源CV61と定電流回路Ic61、Ic62を含む。初段増幅器9の出力IN1はQ63のゲートに、またIN2はQ64のゲートに接続される。Q63とQ64のドレインは共に、Q61のソースに接続される。Q61のドレインは電源電圧Vddに接続され、Q61のゲートはCV61に接続される。
Q63とQ64のソースはそれぞれ出力点Out1とOut2に接続される。またQ63とQ64のソースはIc61とIc62にも接続される。
Q63およびQ64はソースフォロワであり、ゲート電圧の信号をOut1およびOut2に伝達する。その際に、後述するように、ソースフォロワ回路により歪補償が行われ、初段増幅器9によって発生する3次歪の総量が相殺される。Q61は定電圧回路を形成していて、Q61のゲート電圧によりQ63およびQ64のドレイン−ソース間電圧を調整することができる。
したがって、理想的にはQ63およびQ64は入力電圧に対してレベルをシフトした電圧を出力することになるが、Q63およびQ64のドレイン−ソース間の電圧が低くなってくると、Q63およびQ64におけるソースフォロワとしての理想的な特性が崩れ、ドレイン電圧がドレイン−ソース間電圧に依存するように変化してくる。すなわち、Q63およびQ64は、FETの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で使用される。
それにともない、Q63およびQ64のドレイン電圧に含まれる3次歪信号成分も増えてくる。したがって、Q61のゲート電圧CV61を調整することにより、3次歪の補償量を調整することができ、その量を適切に調整することにより歪の少ないLNAを実現することができる。この意味でバイアス電圧CV61は制御バイアス電圧とも呼ぶ。なお、Ic61およびIc62は抵抗などの受動負荷に置き換えてもよい。
(実施の形態7)
図7は本実施の形態のLNA16を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器36はQ71乃至Q75およびバイアス電圧CV71、VB71と定電流回路Ic71を含む。初段増幅器9の出力IN1はQ74のゲートに、IN2はQ75のゲートに接続する。Q74とQ75のソースはそれぞれ定電流回路Ic71に接続される。またQ74とQ75のドレインは、出力点Out1とOut2にそれぞれ接続される。
図7は本実施の形態のLNA16を示す。アンテナ90からの信号を増幅する第1段の増幅器となる初段増幅器9は、他の実施の形態の場合と同じである。歪補償増幅器36はQ71乃至Q75およびバイアス電圧CV71、VB71と定電流回路Ic71を含む。初段増幅器9の出力IN1はQ74のゲートに、IN2はQ75のゲートに接続する。Q74とQ75のソースはそれぞれ定電流回路Ic71に接続される。またQ74とQ75のドレインは、出力点Out1とOut2にそれぞれ接続される。
Q72とQ73はPチャネル型FETであり、それぞれのゲートはバイアス電源VB71に接続される。Q72とQ73のドレインは、出力点Out1、Out2にそれぞれ接続される。すなわち、Q74のドレインとQ72のドレイン、およびQ75のドレインとQ73のドレインはそれぞれ接続される。なお、Q71、Q74、Q75はNチャネル型のFETである。
Q71のゲートはバイアス電源CV71に接続され、ドレインは電源電圧Vddに接続される。Q71のソースは、Q72およびQ73のソースに接続される。すなわち、Q72とQ73のソースは共に接続されている。
上記の構成によりQ74、Q75、定電流回路Ic71により歪補償増幅器36の差動増幅器が構成され、Q71、Q72、Q73により定電流回路が構成されている。Q72およびQ73は定電流回路として動作するが、Q71が定電圧回路として動作しており、Q71のゲート電圧であるCV71の値によりQ72およびQ73のドレイン−ソース間の電圧が調整できるようになっている。
Q72およびQ73のドレイン−ソース間の電圧が小さいと、Q72およびQ73のソース電流はドレイン−ソース間の電圧に依存するようになり、その際に歪成分を多く含むようになる。すなわち、Q72およびQ73はFETの完全な飽和領域で動作するのではなく、飽和領域から線形領域にわたる領域で動作する。したがって、CV71の値を調整することにより、定電流回路に流れてしまう歪信号成分の大きさを調整することができ、初段増幅回路9およびQ74、Q75、Ic71で構成される差動増幅器で発生した歪を相殺することができる。この意味でバイアス電圧CV71は制御バイアス電圧と呼ぶ。なお、Ic71は抵抗などの受動負荷に置き換えてもよい。
本発明の歪補償増幅器を有するLNAの効果をシミュレーションを使って検証した結果を示す。用いた回路シミュレーションソフトは、SIMetrix(Catena社製)である。デバイスパラメータは0.18ミクロンCMOSプロセスのデバイスパラメータを用いた。
図8はシミュレーションに用いた回路である。図8は図1の回路に対応するものであり、Q201、Q202、Q210、Q211が図1の歪補償増幅器30におけるQ5、Q6、Q3、Q4にそれぞれ対応する。その部分を図8では点線枠60で示した。また、図1で歪の補償量を調整する定電流回路CC1は図8では定電流回路61である。図8の回路では歪補正量の調整はV208の電圧を調整する。
入力信号はV202と、V206である。V202は600MHz、V206は624MHzである。ともに振幅20mVである。アンプへのそれぞれの入力信号は、入力インピーダンスR201の影響でそれぞれ半分の値となる。従って、アンプへの入力信号の最大振幅は20mV、RMS値は10mVrmsとなる。出力はVOUT1とVOUT2である。
図8の他の素子は以下の特性を有する。V201は1.8V、V203は1.06V、V204は1.25V、V205とV208は600mVである。なお、V207は欠番である。R201は50Ω、R202、R203、R204は600Ω、R205、R206は50kΩ、R207は4kΩ、R208は525Ωである。C201は1nF、C202は10pFである。トランジスタは、Q214とQ215がPチャネル型FETであり、その他は全てNチャネル型FETである。
トランジスタの大きさは、チャネル幅Wが5μm、チャネル長Lが180nmであることが全て共通である。Q201、Q202、Q210とQ211のM(フィンガー数、以下同じ)は5、Q203、Q204とQ205のMは20、Q206のMは28、Q207とQ208のMは20、Q209のMは3、Q214とQ215のMは16である。なお、Q212とQ213は欠番である。また、素子温度は27℃とした。なお、フィンガー数はマルチプリシティー(Multiplicity)のことで、トランジスタの並列個数をさす。
図9は、出力信号をスペクトル表示したものである。図8の点線枠60と61で示した歪補償増幅器の部分は動作させていない場合の結果である。縦軸は出力レベル(振幅)を表し、横軸は周波数を示す。入力信号に対応する信号は信号100(600MHz)と信号101(624MHz)である。3次歪信号成分は図中においては576MHzの信号110と648MHzの信号120である。なお、552MHzと672MHzには5次歪成分が出ている。また、2次歪、4次歪はこのグラフの外にある。
今、入力に対応する信号100と信号101がほぼ同じ100mVである。信号110と信号120の100mVからのレベル差をそれぞれレベル差111とレベル差121とする。図9では、レベル差111とレベル差121はほぼ同じで−52dB程度である。
図10は、図9の出力に対して、図8の回路のV208を調整し、歪補償増幅器を駆動する定電流回路の電流量を調整した場合の出力を示したグラフである。3次歪信号成分の信号110と信号120は、信号112と信号122となり、本発明の歪補償増幅器を調整する前の図8と比較して低下しているのが分かる。
信号112は、信号110と比較してレベル差113だけ歪が改善されており、これは約−41dBであった。また信号122は信号120と比較してレベル差123だけ歪が改善されており、およそ−35dBの改善であった。このように本発明の歪補償増幅器は3次歪の改善に効果があることを確認した。
本発明は通信機器のチューナに用いる低雑音増幅をする箇所に初段の増幅器とともに用いることで、3次歪を抑えることができる。したがって特にダイレクトコンバージョン方式で動作させるチューナには好適に利用することができる。
9 初段の増幅器
10乃至16 低雑音増幅器
20 メイン増幅器
30乃至36 歪補償増幅器
10乃至16 低雑音増幅器
20 メイン増幅器
30乃至36 歪補償増幅器
Claims (17)
- 差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
前記第1の入力点に接続されるゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースとからなる第1のトランジスタと、
前記第2の入力点に接続されるゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースとからなる第2のトランジスタと、
一方の極が接地され、外部から電圧を制御される制御バイアス電圧の他方の極に接続されたゲートと、
第1の負荷を介して電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースからなる第3のトランジスタと、
前記第3のトランジスタのゲートに接続されたゲートと、
第2の負荷を介して前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースからなる第4のトランジスタと、
前記第3のトランジスタのドレインに接続された第1の出力点と、
前記第4のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器。 - 請求項1記載の3次相互変調歪補償増幅器である第1の3次相互変調歪補償増幅器と、
前記第1の3次相互変調歪補償増幅器と並列に設けられ、
前記第1の3次相互変調歪補償増幅器と同じ構成を有する第2の3次相互変調歪補償増幅器とを有する3次相互変調歪補償増幅器であって、
前記第2の3次相互変調補償増幅器は、
前記第1の入力点と前記第1のトランジスタのゲートの間に挿入されたキャパシタと、
前記第2の入力点と前記第2のトランジスタのゲートの間に挿入されたキャパシタと、
前記第1のトランジスタのゲートと前記第2のトランジスタのゲートの間に挿入された抵抗と、
前記請求項1記載の3次相互変調歪補償増幅器の出力点と接続された出力点とを
を有する3次相互変調歪補償増幅器。 - 前記第1の負荷と前記第2の負荷が定電流回路である請求項1又は2の何れかに記載の3次相互変調歪補償増幅器。
- 前記制御定電流回路は、外部から負荷のインピーダンスを制御される可変受動負荷である請求項1又は2の何れかに記載の3次相互変調歪補償増幅器。
- 差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に交流的に接続され、かつ第1のインピーダンス素子を介して、一方の極を接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1の入力点に交流的に接続され、かつ第2のインピーダンス素子を介して、前記バイアス電源の前記他方の極に接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第2のトランジスタと、
前記第3のトランジスタのソースに接続された第1の出力点と、
前記第4のトランジスタのソースに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器。 - 前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である請求項5記載の3次相互変調歪補償増幅器。
- 前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは負荷に置き換えられた請求項5記載の3次相互変調歪補償増幅器。
- 差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が電源電圧に接続され、外部から電流量を制御される制御定電流回路と、
前記第2の入力点に接続されたゲートと、
前記制御定電流回路の他方の極に接続されたソースと、
ドレインからなる第1のトランジスタと、
前記第1の入力点に接続されたゲートと、
前記第1のトランジスタのソースに接続されたソースと、
ドレインからなり、前記第1のトランジスタと同じ型である第2のトランジスタと
前記第1の入力点に接続されるゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなり、前記第1のトランジスタと異なる型である第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなり、前記第3のトランジスタと同じ型である第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
前記第1の出力点とグランドの間に接続された第1の定電流回路と、
前記第2の出力点とグランドの間に接続された第2の定電流回路と、
からなる3次相互変調歪補償増幅器。 - 前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である請求項8記載の3次歪補償増幅器。
- 前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた請求項8記載の3次相互変調歪補償増幅器。
- 差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極がグランドに接続され、外部から電流量を制御される制御定電流回路と、
一方の極が接地され、外部から制御される制御バイアス電源の他方の極に接続されたゲートと、
ドレインと、
前記制御定電流回路の他方の極に接続されたソースからなる第1のトランジスタと、
前記第1のトランジスタのゲートに接続されたゲートと、
ドレインと、
前記第1のトランジスタのソースに接続されたソースからなる第2のトランジスタと、
前記第1の入力点に接続されたゲートと、
電源電圧に接続されたドレインと、
前記第1のトランジスタのドレインに接続されたソースとからなる第3のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記電源電圧に接続されたドレインと、
前記第2のトランジスタのドレインに接続されたソースとからなる第4のトランジスタと、
前記第1のトランジスタのドレインに接続された第1の出力点と、
前記第2のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器。 - 前記制御定電流回路が、外部から負荷のインピーダンスを制御される可変受動負荷である請求項8記載の3次相互変調歪補償増幅器。
- 差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第1の定電流回路の他方の極に接続されたソースとからなる第2のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第1のトランジスタのソースに接続されたドレインと、
一方の極が接地された第2の定電流回路の他方の極に接続されたソースとからなる第3のトランジスタと、
前記第2のトランジスタのソースに接続された第1の出力点と、
前記第3のトランジスタのソースに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器。 - 前記第1の定電流回路と前記第2の定電流回路の少なくともいずれかは受動負荷に置き換えられた請求項13記載の3次相互変調歪補償増幅器。
- 差動入力信号の一方が入力される第1の入力点と、
前記差動入力信号の他方が入力される第2の入力点と、
一方の極が接地され外部から電圧値を制御される制御定電圧回路と、
前記制御定電圧回路の他方の極に接続されたゲートと、
電源電圧に接続されたドレインと、
ソースからなる第1のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
一方の極が接地されたバイアス電源の他方の極に接続されたゲートと、
ドレインとからなり、前記第1のトランジスタと異なる型である第2のトランジスタと、
前記第1のトランジスタのソースに接続されたソースと、
前記第2のトランジスタのゲートに接続されたゲートと、
ドレインとからなり、前記第2のトランジスタと同じ型である第3のトランジスタと、
前記第1の入力点に接続されるゲートと、
前記第2のトランジスタのドレインに接続されたドレインと、
一方の極が接地された定電流回路の他方の極に接続されたソースとからなり、前記第1のトランジスタと同じ型である第4のトランジスタと、
前記第2の入力点に接続されるゲートと、
前記第3のトランジスタのドレインに接続されたドレインと、
前記第4のトランジスタのソースに接続されたソースとからなり、前記第1のトランジスタと同じ型である第5のトランジスタと、
前記第4のトランジスタのドレインに接続された第1の出力点と、
前記第5のトランジスタのドレインに接続された第2の出力点と、
からなる3次相互変調歪補償増幅器。 - 前記定電流回路が受動負荷に置き換えられた請求項15記載の3次相互変調歪補償増幅器。
- 請求項1乃至16記載の3次相互変調歪補償増幅器を少なくとも1つ以上有する低雑音増幅器。
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