JPWO2008041609A1 - 波形等化装置 - Google Patents

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Abstract

精度の高い波形等化を行う。入力信号に波形等化を行い、その結果を出力信号として出力する波形等化装置であって、前記入力信号と複数のタップ係数との間で畳み込み演算を行うＦＩＲフィルタと、少なくともいずれか一方が前記出力信号の値を判定する第１及び第２のスライサと、前記第２のスライサの出力に遅延を与える第１の遅延器と、ＩＩＲフィルタと、前記ＦＩＲフィルタの出力と前記ＩＩＲフィルタの出力とを加算し、その結果を前記出力信号として出力する加算部とを有する。前記ＩＩＲフィルタは、前記第１のスライサ及び前記第１の遅延器の出力を受け取り、遅延を与える第１及び第２の遅延部を有し、前記第１の遅延部に受け取られた信号と前記第１の遅延部のタップ係数との間、及び、前記第２の遅延部に受け取られた信号と前記第２の遅延部のタップ係数との間で畳み込み演算を行う。

Description

本発明は、適応的にデジタル変調信号の波形等化を行う波形等化装置に関する。
デジタル変調信号の波形等化を行う波形等化装置では、一般的にＦＩＲ（finite impulse response）フィルタとＩＩＲ（infinite impulse response）フィルタとを用いて等化が行われている。等化性能を向上させるために、ＩＩＲフィルタとして判定帰還型等化器（ＤＦＥ：decision feedback equalizer）が使われるが、ＤＦＥは、エラー伝播を発生させるので、等化性能の劣化要因になる。
そこで、特許文献１では、トレースバックパスを利用可能としたトレリスデコーダによる値判定を行うことによってエラー伝播を軽減しており、値判定の際にトレースバックパス演算で発生した遅延分だけ、入力データを遅延させるようにした等化器が開示されている。また特許文献２では、トレリスデコーダの複数のパスメモリ出力にＤＦＥを接続することにより、ＤＦＥに強固な判定結果を入力し、エラー伝播を軽減する装置が開示されている。このように、トレリスデコーダを用いることによって、ガウスノイズを含んだ信号に対して精度の高い波形等化が実現されている。
国際公開第ＷＯ２００２／０８４９６５号パンフレット 国際公開第ＷＯ２００２／０８７１８０号パンフレット
波形等化装置は、ガウスノイズやスタティックゴーストを含む信号だけではなく、ダイナミックゴーストのような妨害を受け、バースト誤りを含む信号に対しても、高い波形等化性能が必要である。しかし、特許文献１の波形等化装置では、バースト誤りを含む信号に対して波形等化を行う際には、エラー伝播が発生し、波形等化性能が劣化する。
また、波形等化装置の回路面積は復調装置の回路面積への影響が大きいので、波形等化装置はできるだけ小規模になるように設計する必要がある。しかし、特許文献１の波形等化装置は、トレリスデコーダ精度を上げるために、ＦＩＦＯ（first in, first out）バッファや遅延を与えるフィルタ等で多数の部品を必要とするので、回路面積が大きい。特許文献２の波形等化装置は、パスメモリを増加させているので、回路面積が大きい。
本発明は、ガウスノイズを有する信号、及びバースト誤りを有する信号のいずれに対しても、精度の高い波形等化を行うことを目的とする。
本発明に係る波形等化装置は、入力信号に波形等化を行い、その結果を出力信号として出力する波形等化装置であって、前記入力信号と複数のタップ係数との間で畳み込み演算を行い、その結果を出力するＦＩＲ（finite impulse response）フィルタと、少なくともいずれか一方が、前記出力信号の値を判定して、判定をする場合には判定結果を出力し、判定をしない場合には前記出力信号を出力する第１及び第２のスライサと、前記第２のスライサの出力に遅延を与えて出力する第１の遅延器と、ＩＩＲ（infinite impulse response）フィルタと、前記ＦＩＲフィルタの出力と前記ＩＩＲフィルタの出力とを加算し、その結果を前記出力信号として出力する加算部と、前記出力信号の誤差を検出して誤差情報として出力する誤差検出部と、前記ＦＩＲフィルタ及び前記ＩＩＲフィルタのタップ係数を前記誤差情報に基づいて更新するタップ係数更新部とを有する。前記ＩＩＲフィルタは、前記第１のスライサの出力を受け取り、受け取られた信号に第１の遅延以下の互いに異なる遅延を与えて、得られた複数の信号を複数のタップのそれぞれから出力する第１の遅延部と、前記第１の遅延器の出力を受け取り、受け取られた信号に第２の遅延以下の互いに異なる遅延を与えて、得られた複数の信号を複数のタップのそれぞれから出力する第２の遅延部とを有し、前記第１の遅延部に受け取られた信号と前記第１の遅延部の複数のタップのそれぞれに対応するタップ係数との間、及び、前記第２の遅延部に受け取られた信号と前記第２の遅延部の複数のタップのそれぞれに対応するタップ係数との間で畳み込み演算を行い、その結果を出力する。前記第１の遅延器は、当該第１の遅延器の出力の前記出力信号に対する遅延を、前記第１の遅延部で最も大きな遅延が与えられて得られた信号の、前記出力信号に対する遅延に等しくなるようにする。
これによると、ＩＩＲフィルタにおいて、第１のスライサの出力に対して畳み込み演算を行うようにしているので、大きな遅延を伴うことなく、回路面積を抑えながら精度の高い波形等化を行うことができる。特に、第１のスライサにノイズ発生率の低いスライサを用いるようにすると、バースト誤りを含む信号を受信する場合にも、高精度な波形等化が可能となる。
本発明によれば、ガウスノイズを有する信号、及びバースト誤りを有する信号のいずれに対しても、精度の高い波形等化を行うことができる。また、ＩＩＲフィルタのタップ係数を短時間に収束させることができ、収束後はスライサの出力を用いて最適な等化が可能となる。
図１は、第１の実施形態に係る波形等化装置の構成を示すブロック図である。 図２は、図１のＤＦＥ部の構成例を示すブロック図である。 図３は、第２の実施形態に係る波形等化装置の構成を示すブロック図である。 図４は、図３のＤＦＥ部の構成例を示すブロック図である。 図５は、第２の実施形態の変形例に係る波形等化装置の構成を示すブロック図である。
符号の説明
２ 加算部
３ 誤差検出部
４ タップ係数更新部
６，３０６ 制御部
８ 平均部
１０ ＦＩＲフィルタ
２０，２２０ ＤＦＥ部
２２Ａ，２２Ｂ，２２Ｃ スライサ
２４Ｂ，２４Ｃ 遅延器
２６，２２６ ＩＩＲフィルタ
３２，３４，３６ 遅延部
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態に係る波形等化装置の構成を示すブロック図である。図１の波形等化装置は、ＦＩＲフィルタ１０と、判定帰還型等化部（以下ではＤＦＥ部と称する）２０と、加算部２と、誤差検出部３と、タップ係数更新部４とを備えている。この波形等化装置は、例えば、トレリス符号化システム、特にＡＴＳＣ（Advanced Television Systems Committee）で規定されたＶＳＢ（vestigial-sideband）信号を受信する受信機において用いられる。
図２は、図１のＤＦＥ部２０の構成例を示すブロック図である。ＤＦＥ部２０は、第１のスライサ２２Ａと、第２のスライサ２２Ｂと、第３のスライサ２２Ｃと、第１の遅延器２４Ｂと、第２の遅延器２４Ｃと、ＩＩＲフィルタ２６とを有している。ＩＩＲフィルタ２６は、第１の遅延部３２と、第２の遅延部３４と、第３の遅延部３６とを有している。
ＦＩＲフィルタ１０は、遅延部１１を有している。遅延部１１は、入力信号ＩＳを遅延させて、互いに異なる遅延を受けた複数のタップ値を求める。ＦＩＲフィルタ１０は、得られた複数のタップ値を用いて、入力信号ＩＳと、これらのタップ値にそれぞれ対応する複数のタップ係数との間で畳み込み演算を行い、その結果を加算部２に出力する。
ＤＦＥ部２０は、出力信号ＥＳを遅延させて複数のタップ値を求め、出力信号ＥＳと、これらのタップ値にそれぞれ対応する複数のタップ係数との間で畳み込み演算を行い、その結果を出力ＤＥＳとして加算部２に出力する。
加算部２は、ＦＩＲフィルタ１０の出力とＤＦＥ部２０の出力ＤＥＳとを加算して、その結果を出力信号ＥＳとして出力する。誤差検出部３は、出力信号ＥＳの誤差を検出し、得られた誤差を誤差情報としてタップ係数更新部４に出力する。タップ係数更新部４は、ＦＩＲフィルタ１０及びＩＩＲフィルタ２６のタップ係数を、誤差情報に基づいて更新する。
スライサ２２Ａは、出力信号ＥＳを、その値を判定することなく、そのまま遅延部３２に出力する。スライサ２２Ｂは、トレリスデコーダを有しており、シンボルストリーム情報を利用してトレリス復号を行って出力信号ＥＳの値の判定を行い、その結果を遅延器２４Ｂに出力する。スライサ２２Ｃは、出力信号ＥＳを、その値を判定することなく、そのまま遅延器２４Ｃに出力する。スライサ２２Ａ，２２Ｂ，２２Ｃの出力を、それぞれスライサ出力Ａ，Ｂ，Ｃと称することとする。
ＩＩＲフィルタ２６の遅延部３２，３４，３６は、ａ，ｂ，ｃ個（ａ，ｂ，ｃは自然数）のレジスタをそれぞれ有している。遅延部３２，３４，３６のそれぞれにおいて、各レジスタは、入力信号ＩＳのシンボル周期ＴＳ毎に、入力された値を次段のレジスタに出力する。
すなわち、遅延部３２は、ＴＳずつ異なる遅延ａＴＳ以下の遅延をスライサ出力Ａに与えて、得られた複数のタップ値を出力する。遅延部３４は、ＴＳずつ異なる遅延ｂＴＳ以下の遅延を遅延器２４Ｂの出力Ｂ２に与えて、得られた複数のタップ値を出力する。遅延部３６は、ＴＳずつ異なるｃＴＳ以下の遅延を遅延器２４Ｃの出力Ｃ２に与えて、得られた複数のタップ値を出力する。
遅延器２４Ｂは、スライサ出力Ｂに遅延を与えて、出力Ｂ２として遅延部３４に出力する。遅延器２４Ｂは、出力Ｂ２の出力信号ＥＳに対する遅延が、遅延部３２でスライサ出力Ａに最も大きな遅延が与えられて得られた信号の、出力信号ＥＳに対する遅延に等しくなるようにする。遅延器２４Ｂは、スライサ出力Ｂに遅延ａＴＳを与えて出力するようにしてもよい。
遅延器２４Ｃは、スライサ出力Ｃに遅延を与えて、出力Ｃ２として遅延部３６に出力する。遅延器２４Ｃは、出力Ｃ２の出力信号ＥＳに対する遅延が、遅延部３４で最も大きな遅延が与えられて得られた信号の、出力信号ＥＳに対する遅延に等しくなるようにする。遅延器２４Ｃは、スライサ出力Ｃに遅延（ａ＋ｂ）ＴＳを与えて出力するようにしてもよい。
ＩＩＲフィルタ２６は、遅延部３２，３４，３６から出力されたタップ値と、これらのタップ値のそれぞれに対応するタップ係数との間で乗算をそれぞれ行い、各乗算結果の和を求めて出力ＤＥＳとして出力する。ＩＩＲフィルタ２６は、このような動作を入力信号ＩＳのシンボル周期ＴＳ毎に繰り返す。
すなわち、ＩＩＲフィルタ２６は、スライサ出力Ａ（出力信号ＥＳ）と遅延部３２の各タップに対応するタップ係数との間、遅延器２４Ｂの出力Ｂ２と遅延部３４の各タップに対応するタップ係数との間、及び、遅延器２４Ｃの出力Ｃ２と遅延部３６の各タップに対応するタップ係数との間で畳み込み演算を行う。
以上のように、第１の実施形態では、ＩＩＲフィルタ２６の等化性能に大きな影響を与える主波近傍の値としてスライサ２２Ｂの判定結果を遅延部３４に入力し、長遅延ループを構成する遅延部３６に出力信号ＥＳをそのまま入力するようにしている。このため、スライサ２２Ｂのような、入力信号によってはノイズ発生源となり得るスライサの影響を抑えつつ、高い等化性能を得ることが可能となる。
また、スライサ２２Ａ，２２Ｂ，２２Ｃを備えているので、主波に近接した位置のタップ値や長い遅延に相当する位置のタップ値を得るために、ノイズ発生率の低いスライサを用いるようにすれば、ダイナミックゴーストやバースト誤りを含む信号を受信する場合にも、高精度な波形等化が可能となる。
なお、スライサ２２Ａとスライサ２２Ｂとを入れ替えるようにしてもよい。言い換えると、スライサ２２Ａが、トレリスデコーダを有し、シンボルストリーム情報を利用してトレリス復号を行って出力信号ＥＳの値の判定を行い、その結果を出力するようにし、かつ、スライサ２２Ｂが、入力された信号を、その値を判定することなく、そのまま出力するようにしてもよい。スライサ２２Ｂに、入力された信号をそのまま出力させると、バースト誤りを含む信号を受信する場合にも、高精度な波形等化が可能となる。
また、スライサ２２Ａ及びスライサ２２Ｂのうちの一方が前述のようにトレリス復号を行い、他方がこれとは異なる方法、例えば８値硬判定又は１６値硬判定を行って出力信号ＥＳの値を判定して、判定結果を出力するようにしてもよい。
また、スライサ２２Ａ〜スライサ２２Ｃが、入力された所定の範囲外の値を所定の範囲内の値に制限して出力するようにしてもよい。
（第２の実施形態）
図３は、第２の実施形態に係る波形等化装置の構成を示すブロック図である。図３の波形等化装置は、ＤＦＥ部２０に代えてＤＦＥ部２２０を備え、制御部６を更に備えるようにした点が、図１の波形等化装置とは異なっている。ここでは、スライサ２２Ａは出力信号ＥＳの値を判定せず、スライサ２２Ｂは出力信号ＥＳの値を判定するものとする。
制御部６は、図３の波形等化装置が動作を開始してからの経過時間を、例えばクロック信号のパルスをカウントすることによって測定し、経過時間を所定の閾値と比較する。制御部６は、例えば経過時間が所定の閾値に達するまでは０を、経過時間が所定の閾値に達すると１を、制御信号ＣＮＴとして出力する。また、制御部６は、入力信号ＩＳと所定のパターン信号との間で畳み込み演算を行って伝送路特性を推定する。
図４は、図３のＤＦＥ部２２０の構成例を示すブロック図である。ＤＦＥ部２２０は、ＩＩＲフィルタ２６に代えてＩＩＲフィルタ２２６を備えるようにした点が、図２のＤＦＥ部２０とは異なっている。ＩＩＲフィルタ２２６は、遅延部３２，３４，３６と、セレクタ３８とを備えている。
セレクタ３８は、遅延部３２の最も遅延した出力と遅延器２４Ｂの出力Ｂ２とのうちの一方を、制御信号ＣＮＴに従って選択し、遅延部３４に出力する。ここでは、セレクタ３８は、制御信号ＣＮＴが０のときは遅延部３２から出力される信号のうち最も遅延した信号を選択し、制御信号ＣＮＴが１のときは遅延器２４Ｂの出力Ｂ２を選択する。ＤＦＥ部２２０は、その他の点はＤＦＥ部２０と同様である。
このように、ＩＩＲフィルタ２２６は、セレクタ３８が遅延部３２の出力を選択するときには、スライサ出力ＡにＴＳ〜（ａ＋ｂ）ＴＳの遅延を与え、セレクタ３８が遅延器２４Ｂの出力Ｂ２を選択するときには、スライサ出力ＡにＴＳ〜ａＴＳの遅延を与える。すなわち、ＩＩＲフィルタ２２６は、制御信号ＣＮＴに従って、スライサ出力Ａに与える遅延の最大値を制御する。
以上のように、図３の波形等化装置は、波形等化装置の初期動作段階においては、スライサ出力Ａに与えられる最大の遅延を（ａ＋ｂ）ＴＳにして、出力信号ＥＳの値を判定するスライサ２２Ｂの出力を用いないようにし、所定の時間が経過後においては、スライサ出力Ａに与えられる最大の遅延をａＴＳにして、スライサ２２Ｂの出力を用いるようにしている。このため、スライサ２２Ｂの出力の信頼性が低い動作開始直後においても、タップ係数を最適な値に速く収束させることができる。
なお、ＩＩＲフィルタ２２６が、スライサ出力ＡにａＴＳ以下又は（ａ＋ｂ）ＴＳ以下の遅延を与える場合について説明したが、スライサ出力Ａに与えられる遅延の最大値を０〜（ａ＋ｂ）ＴＳの範囲で状況に従って切り替えて与えるようにしてもよい。このとき、スライサ出力Ａに与えられる遅延の最大値がｋＴＳである場合には（ｋは自然数）、遅延器２４Ｂの出力Ｂ２に与えられる遅延の最大値を（ａ＋ｂ）ＴＳ−ｋＴＳにする。すなわち、ＩＩＲフィルタ２２６は、遅延部３２，３４によってスライサ出力Ａに与えられる遅延の最大値と、遅延部３２，３４によって遅延器２４Ｂの出力Ｂ２に与えられる遅延の最大値との和が一定となるようにする。
また、制御部６は、ＩＩＲフィルタ２２６の全てのタップ係数の微分の絶対値が所定の値を下回ると、経過時間と比較される閾値を小さくするようにしてもよい。
また、制御部６は、ＩＩＲフィルタ２２６のタップ係数の絶対値の総和の微分の絶対値が所定の値を下回ると、経過時間と比較される閾値を小さくするようにしてもよい。
図３の波形等化装置の出力信号ＥＳは、誤り訂正部（図示せず）に出力される。誤り訂正部は、出力信号ＥＳに対して誤り訂正を行い、誤り訂正されたビットの数を求める。制御部６は、誤り訂正部によって所定の期間内に誤り訂正されたビットの数が所定の値を下回ると、経過時間と比較される閾値を小さくするようにしてもよい。
また、制御部６は、推定された伝送路特性に基づいて、主波に対するゴースト信号の大きさの比が所定の値を下回ったと判断すると、経過時間と比較される閾値を小さくするようにしてもよい。
このように閾値を変更すると、ＩＩＲフィルタ２２６のタップ係数の収束後には、速やかに最適な波形等化を行うようにすることができる。
以上のように、制御部６は、経過時間が所定の閾値に達すると、スライサ２２Ａ，２２Ｂのうち出力信号ＥＳの値を判定するものによる判定結果に対して、ＩＩＲフィルタ２２６が与える遅延の最大値を大きくする。
スライサ２２Ａが、例えばトレリス復号を行って出力信号ＥＳの値の判定を行い、かつ、スライサ２２Ｂが、入力された信号を、その値を判定することなく、そのまま出力するようにしてもよい。すなわち、スライサ２２Ａが判定を行う場合には、制御部６は、経過時間が所定の閾値に達すると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を大きくするための制御信号ＣＮＴ（ここでは値０）を出力する。
また、制御部６は、ＩＩＲフィルタ２２６の全てのタップ係数の微分の絶対値が所定の値を下回ると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
また、制御部６は、ＩＩＲフィルタ２２６のタップ係数の絶対値の総和の微分の絶対値が所定の値を下回ると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
また、制御部６は、誤り訂正部によって所定の期間内に誤り訂正されたビットの数が所定の値を下回ると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
また、制御部６は、推定された伝送路特性に基づいて、主波に対するゴースト信号の大きさの比が所定の値を下回ったと判断すると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
このように制御信号ＣＮＴを出力すると、入力信号ＩＳがどのような信号であっても、適切な波形等化を行うようにすることができる。
（第２の実施形態の変形例）
図５は、第２の実施形態の変形例に係る波形等化装置の構成を示すブロック図である。図５の波形等化装置は、制御部６に代えて制御部３０６を備え、平均部８を更に備えるようにした点が、図３の波形等化装置とは異なっている。
平均部８は、誤差検出部３が出力する誤差情報の所定の期間についての移動平均を求め、制御部３０６に出力する。制御部３０６は、求められた移動平均に従って、経過時間と比較される閾値を変更する点の他は、図３の制御部６と同様である。制御部３０６は、求められた移動平均が所定の値を下回ると、経過時間と比較される閾値を小さくする。
この変形例によると、誤差が小さくなり、タップ係数が収束した後、速やかに最適な等化を行うことが可能となる。
以上説明したように、本発明は、精度の高い波形等化を行うことができるので、波形等化装置等について有用である。
本発明は、適応的にデジタル変調信号の波形等化を行う波形等化装置に関する。
デジタル変調信号の波形等化を行う波形等化装置では、一般的にＦＩＲ（finite impulse response）フィルタとＩＩＲ（infinite impulse response）フィルタとを用いて等化が行われている。等化性能を向上させるために、ＩＩＲフィルタとして判定帰還型等化器（ＤＦＥ：decision feedback equalizer）が使われるが、ＤＦＥは、エラー伝播を発生させるので、等化性能の劣化要因になる。
そこで、特許文献１では、トレースバックパスを利用可能としたトレリスデコーダによる値判定を行うことによってエラー伝播を軽減しており、値判定の際にトレースバックパス演算で発生した遅延分だけ、入力データを遅延させるようにした等化器が開示されている。また特許文献２では、トレリスデコーダの複数のパスメモリ出力にＤＦＥを接続することにより、ＤＦＥに強固な判定結果を入力し、エラー伝播を軽減する装置が開示されている。このように、トレリスデコーダを用いることによって、ガウスノイズを含んだ信号に対して精度の高い波形等化が実現されている。
国際公開第ＷＯ２００２／０８４９６５号パンフレット 国際公開第ＷＯ２００２／０８７１８０号パンフレット
波形等化装置は、ガウスノイズやスタティックゴーストを含む信号だけではなく、ダイナミックゴーストのような妨害を受け、バースト誤りを含む信号に対しても、高い波形等化性能が必要である。しかし、特許文献１の波形等化装置では、バースト誤りを含む信号に対して波形等化を行う際には、エラー伝播が発生し、波形等化性能が劣化する。
また、波形等化装置の回路面積は復調装置の回路面積への影響が大きいので、波形等化装置はできるだけ小規模になるように設計する必要がある。しかし、特許文献１の波形等化装置は、トレリスデコーダ精度を上げるために、ＦＩＦＯ（first in, first out）バッファや遅延を与えるフィルタ等で多数の部品を必要とするので、回路面積が大きい。特許文献２の波形等化装置は、パスメモリを増加させているので、回路面積が大きい。
本発明は、ガウスノイズを有する信号、及びバースト誤りを有する信号のいずれに対しても、精度の高い波形等化を行うことを目的とする。
本発明に係る波形等化装置は、入力信号に波形等化を行い、その結果を出力信号として出力する波形等化装置であって、前記入力信号と複数のタップ係数との間で畳み込み演算を行い、その結果を出力するＦＩＲ（finite impulse response）フィルタと、少なくともいずれか一方が、前記出力信号の値を判定して、判定をする場合には判定結果を出力し、判定をしない場合には前記出力信号を出力する第１及び第２のスライサと、前記第２のスライサの出力に遅延を与えて出力する第１の遅延器と、ＩＩＲ（infinite impulse response）フィルタと、前記ＦＩＲフィルタの出力と前記ＩＩＲフィルタの出力とを加算し、その結果を前記出力信号として出力する加算部と、前記出力信号の誤差を検出して誤差情報として出力する誤差検出部と、前記ＦＩＲフィルタ及び前記ＩＩＲフィルタのタップ係数を前記誤差情報に基づいて更新するタップ係数更新部とを有する。前記ＩＩＲフィルタは、前記第１のスライサの出力を受け取り、受け取られた信号に第１の遅延以下の互いに異なる遅延を与えて、得られた複数の信号を複数のタップのそれぞれから出力する第１の遅延部と、前記第１の遅延器の出力を受け取り、受け取られた信号に第２の遅延以下の互いに異なる遅延を与えて、得られた複数の信号を複数のタップのそれぞれから出力する第２の遅延部とを有し、前記第１の遅延部に受け取られた信号と前記第１の遅延部の複数のタップのそれぞれに対応するタップ係数との間、及び、前記第２の遅延部に受け取られた信号と前記第２の遅延部の複数のタップのそれぞれに対応するタップ係数との間で畳み込み演算を行い、その結果を出力する。前記第１の遅延器は、当該第１の遅延器の出力の前記出力信号に対する遅延を、前記第１の遅延部で最も大きな遅延が与えられて得られた信号の、前記出力信号に対する遅延に等しくなるようにする。
これによると、ＩＩＲフィルタにおいて、第１のスライサの出力に対して畳み込み演算を行うようにしているので、大きな遅延を伴うことなく、回路面積を抑えながら精度の高い波形等化を行うことができる。特に、第１のスライサにノイズ発生率の低いスライサを用いるようにすると、バースト誤りを含む信号を受信する場合にも、高精度な波形等化が可能となる。
本発明によれば、ガウスノイズを有する信号、及びバースト誤りを有する信号のいずれに対しても、精度の高い波形等化を行うことができる。また、ＩＩＲフィルタのタップ係数を短時間に収束させることができ、収束後はスライサの出力を用いて最適な等化が可能となる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態に係る波形等化装置の構成を示すブロック図である。図１の波形等化装置は、ＦＩＲフィルタ１０と、判定帰還型等化部（以下ではＤＦＥ部と称する）２０と、加算部２と、誤差検出部３と、タップ係数更新部４とを備えている。この波形等化装置は、例えば、トレリス符号化システム、特にＡＴＳＣ（Advanced Television Systems Committee）で規定されたＶＳＢ（vestigial-sideband）信号を受信する受信機において用いられる。
図２は、図１のＤＦＥ部２０の構成例を示すブロック図である。ＤＦＥ部２０は、第１のスライサ２２Ａと、第２のスライサ２２Ｂと、第３のスライサ２２Ｃと、第１の遅延器２４Ｂと、第２の遅延器２４Ｃと、ＩＩＲフィルタ２６とを有している。ＩＩＲフィルタ２６は、第１の遅延部３２と、第２の遅延部３４と、第３の遅延部３６とを有している。
ＦＩＲフィルタ１０は、遅延部１１を有している。遅延部１１は、入力信号ＩＳを遅延させて、互いに異なる遅延を受けた複数のタップ値を求める。ＦＩＲフィルタ１０は、得られた複数のタップ値を用いて、入力信号ＩＳと、これらのタップ値にそれぞれ対応する複数のタップ係数との間で畳み込み演算を行い、その結果を加算部２に出力する。
ＤＦＥ部２０は、出力信号ＥＳを遅延させて複数のタップ値を求め、出力信号ＥＳと、これらのタップ値にそれぞれ対応する複数のタップ係数との間で畳み込み演算を行い、その結果を出力ＤＥＳとして加算部２に出力する。
加算部２は、ＦＩＲフィルタ１０の出力とＤＦＥ部２０の出力ＤＥＳとを加算して、その結果を出力信号ＥＳとして出力する。誤差検出部３は、出力信号ＥＳの誤差を検出し、得られた誤差を誤差情報としてタップ係数更新部４に出力する。タップ係数更新部４は、ＦＩＲフィルタ１０及びＩＩＲフィルタ２６のタップ係数を、誤差情報に基づいて更新する。
スライサ２２Ａは、出力信号ＥＳを、その値を判定することなく、そのまま遅延部３２に出力する。スライサ２２Ｂは、トレリスデコーダを有しており、シンボルストリーム情報を利用してトレリス復号を行って出力信号ＥＳの値の判定を行い、その結果を遅延器２４Ｂに出力する。スライサ２２Ｃは、出力信号ＥＳを、その値を判定することなく、そのまま遅延器２４Ｃに出力する。スライサ２２Ａ，２２Ｂ，２２Ｃの出力を、それぞれスライサ出力Ａ，Ｂ，Ｃと称することとする。
ＩＩＲフィルタ２６の遅延部３２，３４，３６は、ａ，ｂ，ｃ個（ａ，ｂ，ｃは自然数）のレジスタをそれぞれ有している。遅延部３２，３４，３６のそれぞれにおいて、各レジスタは、入力信号ＩＳのシンボル周期ＴＳ毎に、入力された値を次段のレジスタに出力する。
すなわち、遅延部３２は、ＴＳずつ異なる遅延ａＴＳ以下の遅延をスライサ出力Ａに与えて、得られた複数のタップ値を出力する。遅延部３４は、ＴＳずつ異なる遅延ｂＴＳ以下の遅延を遅延器２４Ｂの出力Ｂ２に与えて、得られた複数のタップ値を出力する。遅延部３６は、ＴＳずつ異なるｃＴＳ以下の遅延を遅延器２４Ｃの出力Ｃ２に与えて、得られた複数のタップ値を出力する。
遅延器２４Ｂは、スライサ出力Ｂに遅延を与えて、出力Ｂ２として遅延部３４に出力する。遅延器２４Ｂは、出力Ｂ２の出力信号ＥＳに対する遅延が、遅延部３２でスライサ出力Ａに最も大きな遅延が与えられて得られた信号の、出力信号ＥＳに対する遅延に等しくなるようにする。遅延器２４Ｂは、スライサ出力Ｂに遅延ａＴＳを与えて出力するようにしてもよい。
遅延器２４Ｃは、スライサ出力Ｃに遅延を与えて、出力Ｃ２として遅延部３６に出力する。遅延器２４Ｃは、出力Ｃ２の出力信号ＥＳに対する遅延が、遅延部３４で最も大きな遅延が与えられて得られた信号の、出力信号ＥＳに対する遅延に等しくなるようにする。遅延器２４Ｃは、スライサ出力Ｃに遅延（ａ＋ｂ）ＴＳを与えて出力するようにしてもよい。
ＩＩＲフィルタ２６は、遅延部３２，３４，３６から出力されたタップ値と、これらのタップ値のそれぞれに対応するタップ係数との間で乗算をそれぞれ行い、各乗算結果の和を求めて出力ＤＥＳとして出力する。ＩＩＲフィルタ２６は、このような動作を入力信号ＩＳのシンボル周期ＴＳ毎に繰り返す。
すなわち、ＩＩＲフィルタ２６は、スライサ出力Ａ（出力信号ＥＳ）と遅延部３２の各タップに対応するタップ係数との間、遅延器２４Ｂの出力Ｂ２と遅延部３４の各タップに対応するタップ係数との間、及び、遅延器２４Ｃの出力Ｃ２と遅延部３６の各タップに対応するタップ係数との間で畳み込み演算を行う。
以上のように、第１の実施形態では、ＩＩＲフィルタ２６の等化性能に大きな影響を与える主波近傍の値としてスライサ２２Ｂの判定結果を遅延部３４に入力し、長遅延ループを構成する遅延部３６に出力信号ＥＳをそのまま入力するようにしている。このため、スライサ２２Ｂのような、入力信号によってはノイズ発生源となり得るスライサの影響を抑えつつ、高い等化性能を得ることが可能となる。
また、スライサ２２Ａ，２２Ｂ，２２Ｃを備えているので、主波に近接した位置のタップ値や長い遅延に相当する位置のタップ値を得るために、ノイズ発生率の低いスライサを用いるようにすれば、ダイナミックゴーストやバースト誤りを含む信号を受信する場合にも、高精度な波形等化が可能となる。
なお、スライサ２２Ａとスライサ２２Ｂとを入れ替えるようにしてもよい。言い換えると、スライサ２２Ａが、トレリスデコーダを有し、シンボルストリーム情報を利用してトレリス復号を行って出力信号ＥＳの値の判定を行い、その結果を出力するようにし、かつ、スライサ２２Ｂが、入力された信号を、その値を判定することなく、そのまま出力するようにしてもよい。スライサ２２Ｂに、入力された信号をそのまま出力させると、バースト誤りを含む信号を受信する場合にも、高精度な波形等化が可能となる。
また、スライサ２２Ａ及びスライサ２２Ｂのうちの一方が前述のようにトレリス復号を行い、他方がこれとは異なる方法、例えば８値硬判定又は１６値硬判定を行って出力信号ＥＳの値を判定して、判定結果を出力するようにしてもよい。
また、スライサ２２Ａ〜スライサ２２Ｃが、入力された所定の範囲外の値を所定の範囲内の値に制限して出力するようにしてもよい。
（第２の実施形態）
図３は、第２の実施形態に係る波形等化装置の構成を示すブロック図である。図３の波形等化装置は、ＤＦＥ部２０に代えてＤＦＥ部２２０を備え、制御部６を更に備えるようにした点が、図１の波形等化装置とは異なっている。ここでは、スライサ２２Ａは出力信号ＥＳの値を判定せず、スライサ２２Ｂは出力信号ＥＳの値を判定するものとする。
制御部６は、図３の波形等化装置が動作を開始してからの経過時間を、例えばクロック信号のパルスをカウントすることによって測定し、経過時間を所定の閾値と比較する。制御部６は、例えば経過時間が所定の閾値に達するまでは０を、経過時間が所定の閾値に達すると１を、制御信号ＣＮＴとして出力する。また、制御部６は、入力信号ＩＳと所定のパターン信号との間で畳み込み演算を行って伝送路特性を推定する。
図４は、図３のＤＦＥ部２２０の構成例を示すブロック図である。ＤＦＥ部２２０は、ＩＩＲフィルタ２６に代えてＩＩＲフィルタ２２６を備えるようにした点が、図２のＤＦＥ部２０とは異なっている。ＩＩＲフィルタ２２６は、遅延部３２，３４，３６と、セレクタ３８とを備えている。
セレクタ３８は、遅延部３２の最も遅延した出力と遅延器２４Ｂの出力Ｂ２とのうちの一方を、制御信号ＣＮＴに従って選択し、遅延部３４に出力する。ここでは、セレクタ３８は、制御信号ＣＮＴが０のときは遅延部３２から出力される信号のうち最も遅延した信号を選択し、制御信号ＣＮＴが１のときは遅延器２４Ｂの出力Ｂ２を選択する。ＤＦＥ部２２０は、その他の点はＤＦＥ部２０と同様である。
このように、ＩＩＲフィルタ２２６は、セレクタ３８が遅延部３２の出力を選択するときには、スライサ出力ＡにＴＳ〜（ａ＋ｂ）ＴＳの遅延を与え、セレクタ３８が遅延器２４Ｂの出力Ｂ２を選択するときには、スライサ出力ＡにＴＳ〜ａＴＳの遅延を与える。すなわち、ＩＩＲフィルタ２２６は、制御信号ＣＮＴに従って、スライサ出力Ａに与える遅延の最大値を制御する。
以上のように、図３の波形等化装置は、波形等化装置の初期動作段階においては、スライサ出力Ａに与えられる最大の遅延を（ａ＋ｂ）ＴＳにして、出力信号ＥＳの値を判定するスライサ２２Ｂの出力を用いないようにし、所定の時間が経過後においては、スライサ出力Ａに与えられる最大の遅延をａＴＳにして、スライサ２２Ｂの出力を用いるようにしている。このため、スライサ２２Ｂの出力の信頼性が低い動作開始直後においても、タップ係数を最適な値に速く収束させることができる。
なお、ＩＩＲフィルタ２２６が、スライサ出力ＡにａＴＳ以下又は（ａ＋ｂ）ＴＳ以下の遅延を与える場合について説明したが、スライサ出力Ａに与えられる遅延の最大値を０〜（ａ＋ｂ）ＴＳの範囲で状況に従って切り替えて与えるようにしてもよい。このとき、スライサ出力Ａに与えられる遅延の最大値がｋＴＳである場合には（ｋは自然数）、遅延器２４Ｂの出力Ｂ２に与えられる遅延の最大値を（ａ＋ｂ）ＴＳ−ｋＴＳにする。すなわち、ＩＩＲフィルタ２２６は、遅延部３２，３４によってスライサ出力Ａに与えられる遅延の最大値と、遅延部３２，３４によって遅延器２４Ｂの出力Ｂ２に与えられる遅延の最大値との和が一定となるようにする。
また、制御部６は、ＩＩＲフィルタ２２６の全てのタップ係数の微分の絶対値が所定の値を下回ると、経過時間と比較される閾値を小さくするようにしてもよい。
また、制御部６は、ＩＩＲフィルタ２２６のタップ係数の絶対値の総和の微分の絶対値が所定の値を下回ると、経過時間と比較される閾値を小さくするようにしてもよい。
図３の波形等化装置の出力信号ＥＳは、誤り訂正部（図示せず）に出力される。誤り訂正部は、出力信号ＥＳに対して誤り訂正を行い、誤り訂正されたビットの数を求める。制御部６は、誤り訂正部によって所定の期間内に誤り訂正されたビットの数が所定の値を下回ると、経過時間と比較される閾値を小さくするようにしてもよい。
また、制御部６は、推定された伝送路特性に基づいて、主波に対するゴースト信号の大きさの比が所定の値を下回ったと判断すると、経過時間と比較される閾値を小さくするようにしてもよい。
このように閾値を変更すると、ＩＩＲフィルタ２２６のタップ係数の収束後には、速やかに最適な波形等化を行うようにすることができる。
以上のように、制御部６は、経過時間が所定の閾値に達すると、スライサ２２Ａ，２２Ｂのうち出力信号ＥＳの値を判定するものによる判定結果に対して、ＩＩＲフィルタ２２６が与える遅延の最大値を大きくする。
スライサ２２Ａが、例えばトレリス復号を行って出力信号ＥＳの値の判定を行い、かつ、スライサ２２Ｂが、入力された信号を、その値を判定することなく、そのまま出力するようにしてもよい。すなわち、スライサ２２Ａが判定を行う場合には、制御部６は、経過時間が所定の閾値に達すると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を大きくするための制御信号ＣＮＴ（ここでは値０）を出力する。
また、制御部６は、ＩＩＲフィルタ２２６の全てのタップ係数の微分の絶対値が所定の値を下回ると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
また、制御部６は、ＩＩＲフィルタ２２６のタップ係数の絶対値の総和の微分の絶対値が所定の値を下回ると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
また、制御部６は、誤り訂正部によって所定の期間内に誤り訂正されたビットの数が所定の値を下回ると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
また、制御部６は、推定された伝送路特性に基づいて、主波に対するゴースト信号の大きさの比が所定の値を下回ったと判断すると、ＩＩＲフィルタ２２６がスライサ出力Ａに与える遅延の最大値を、スライサ２２Ａが判定を行う場合には大きく、スライサ２２Ｂが判定を行う場合には小さくするための制御信号ＣＮＴを出力するようにしてもよい。
このように制御信号ＣＮＴを出力すると、入力信号ＩＳがどのような信号であっても、適切な波形等化を行うようにすることができる。
（第２の実施形態の変形例）
図５は、第２の実施形態の変形例に係る波形等化装置の構成を示すブロック図である。図５の波形等化装置は、制御部６に代えて制御部３０６を備え、平均部８を更に備えるようにした点が、図３の波形等化装置とは異なっている。
平均部８は、誤差検出部３が出力する誤差情報の所定の期間についての移動平均を求め、制御部３０６に出力する。制御部３０６は、求められた移動平均に従って、経過時間と比較される閾値を変更する点の他は、図３の制御部６と同様である。制御部３０６は、求められた移動平均が所定の値を下回ると、経過時間と比較される閾値を小さくする。
この変形例によると、誤差が小さくなり、タップ係数が収束した後、速やかに最適な等化を行うことが可能となる。
以上説明したように、本発明は、精度の高い波形等化を行うことができるので、波形等化装置等について有用である。
第１の実施形態に係る波形等化装置の構成を示すブロック図である。 図１のＤＦＥ部の構成例を示すブロック図である。 第２の実施形態に係る波形等化装置の構成を示すブロック図である。 図３のＤＦＥ部の構成例を示すブロック図である。 第２の実施形態の変形例に係る波形等化装置の構成を示すブロック図である。
符号の説明
２ 加算部
３ 誤差検出部
４ タップ係数更新部
６，３０６ 制御部
８ 平均部
１０ ＦＩＲフィルタ
２０，２２０ ＤＦＥ部
２２Ａ，２２Ｂ，２２Ｃ スライサ
２４Ｂ，２４Ｃ 遅延器
２６，２２６ ＩＩＲフィルタ
３２，３４，３６ 遅延部

Claims (14)

  1. 入力信号に波形等化を行い、その結果を出力信号として出力する波形等化装置であって、
    前記入力信号と複数のタップ係数との間で畳み込み演算を行い、その結果を出力するＦＩＲ（finite impulse response）フィルタと、
    少なくともいずれか一方が、前記出力信号の値を判定して、判定をする場合には判定結果を出力し、判定をしない場合には前記出力信号を出力する第１及び第２のスライサと、
    前記第２のスライサの出力に遅延を与えて出力する第１の遅延器と、
    ＩＩＲ（infinite impulse response）フィルタと、
    前記ＦＩＲフィルタの出力と前記ＩＩＲフィルタの出力とを加算し、その結果を前記出力信号として出力する加算部と、
    前記出力信号の誤差を検出して誤差情報として出力する誤差検出部と、
    前記ＦＩＲフィルタ及び前記ＩＩＲフィルタのタップ係数を前記誤差情報に基づいて更新するタップ係数更新部とを備え、
    前記ＩＩＲフィルタは、
    前記第１のスライサの出力を受け取り、受け取られた信号に第１の遅延以下の互いに異なる遅延を与えて、得られた複数の信号を複数のタップのそれぞれから出力する第１の遅延部と、
    前記第１の遅延器の出力を受け取り、受け取られた信号に第２の遅延以下の互いに異なる遅延を与えて、得られた複数の信号を複数のタップのそれぞれから出力する第２の遅延部とを有し、
    前記第１の遅延部に受け取られた信号と前記第１の遅延部の複数のタップのそれぞれに対応するタップ係数との間、及び、前記第２の遅延部に受け取られた信号と前記第２の遅延部の複数のタップのそれぞれに対応するタップ係数との間で畳み込み演算を行い、その結果を出力するものであり、
    前記第１の遅延器は、
    当該第１の遅延器の出力の前記出力信号に対する遅延を、前記第１の遅延部で最も大きな遅延が与えられて得られた信号の、前記出力信号に対する遅延に等しくなるようにするものである
    波形等化装置。
  2. 請求項１に記載の波形等化装置において、
    前記出力信号に遅延を与えて出力する第２の遅延器を更に備え、
    前記ＩＩＲフィルタは、
    前記第２の遅延器の出力を受け取り、受け取られた信号に互いに異なる遅延を与えて、得られた複数の信号を複数のタップのそれぞれから出力する第３の遅延部を更に有し、前記第３の遅延部に受け取られた信号と前記第３の遅延部の複数のタップのそれぞれに対応するタップ係数との間で畳み込み演算を行い、その結果を出力するものであり、
    前記第２の遅延器は、
    当該第２の遅延器の出力の前記出力信号に対する遅延を、前記第２の遅延部で最も大きな遅延が与えられて得られた信号の、前記出力信号に対する遅延に等しくなるようにするものである
    ことを特徴とする波形等化装置。
  3. 請求項１に記載の波形等化装置において、
    前記第１及び第２のスライサは、
    前記出力信号の値を互いに異なる方法で判定する
    ことを特徴とする波形等化装置。
  4. 請求項１に記載の波形等化装置において、
    制御信号を生成する制御部を更に備え
    前記ＩＩＲフィルタは、
    前記第１のスライサの出力に与えられる遅延の最大値と、前記第１の遅延器の出力に与えられる遅延の最大値との和が一定となるように、前記第１のスライサの出力に与えられる遅延の最大値を前記制御信号に従って制御する
    ことを特徴とする波形等化装置。
  5. 請求項４に記載の波形等化装置において、
    前記制御部は、
    当該波形等化装置の動作開始時からの経過時間を測定し、経過時間が所定の閾値に達すると、前記第１のスライサの出力に与えられる遅延の最大値を変更させる信号を前記制御信号として生成する
    ことを特徴とする波形等化装置。
  6. 請求項５に記載の波形等化装置において、
    前記制御部は、
    前記ＩＩＲフィルタの全てのタップ係数の微分の絶対値が所定の値を下回ると、前記所定の閾値を小さくする
    ことを特徴とする波形等化装置。
  7. 請求項５に記載の波形等化装置において、
    前記制御部は、
    前記ＩＩＲフィルタのタップ係数の絶対値の総和の微分の絶対値が所定の値を下回ると、前記所定の閾値を小さくする
    ことを特徴とする波形等化装置。
  8. 請求項５に記載の波形等化装置において、
    前記制御部は、
    当該波形等化装置の出力に対して誤り訂正を行う誤り訂正部によって所定の期間内に誤り訂正されたビットの数が所定の値を下回ると、前記所定の閾値を小さくする
    ことを特徴とする波形等化装置。
  9. 請求項５に記載の波形等化装置において、
    前記制御部は、
    前記入力信号と所定のパターン信号との間で畳み込み演算を行って伝送路特性を推定し、推定された伝送路特性に基づいて、主波に対するゴースト信号の大きさの比が所定の値を下回ったと判断すると、前記所定の閾値を小さくする
    ことを特徴とする波形等化装置。
  10. 請求項５に記載の波形等化装置において、
    前記誤差情報の移動平均を求める平均部を更に備え、
    前記制御部は、
    前記移動平均が所定の値を下回ると、前記所定の閾値を小さくする
    ことを特徴とする波形等化装置。
  11. 請求項４に記載の波形等化装置において、
    前記制御部は、
    前記ＩＩＲフィルタの全てのタップ係数の微分の絶対値が所定の値を下回ると、前記第１のスライサの出力に与えられる遅延の最大値を変更させる信号を前記制御信号として出力する
    ことを特徴とする波形等化装置。
  12. 請求項４に記載の波形等化装置において、
    前記制御部は、
    前記ＩＩＲフィルタのタップ係数の絶対値の総和の微分の絶対値が所定の値を下回ると、前記第１のスライサの出力に与えられる遅延の最大値を変更させる信号を前記制御信号として出力する
    ことを特徴とする波形等化装置。
  13. 請求項４に記載の波形等化装置において、
    前記制御部は、
    当該波形等化装置の出力に対して誤り訂正を行う誤り訂正部によって所定の期間内に誤り訂正されたビットの数が所定の値を下回ると、前記第１のスライサの出力に与えられる遅延の最大値を変更させる信号を前記制御信号として出力する
    ことを特徴とする波形等化装置。
  14. 請求項４に記載の波形等化装置において、
    前記制御部は、
    前記入力信号と所定のパターン信号との間で畳み込み演算を行って伝送路特性を推定し、推定された伝送路特性に基づいて、主波に対するゴースト信号の大きさの比が所定の値を下回ったと判断すると、前記第１のスライサの出力に与えられる遅延の最大値を変更させる信号を前記制御信号として出力する
    ことを特徴とする波形等化装置。
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