JPWO2007010727A1 - 適応ディジタルフィルタ、信号処理方法、ｆｍ受信機およびプログラム - Google Patents

適応ディジタルフィルタ、信号処理方法、ｆｍ受信機およびプログラム Download PDF

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Abstract

入力端子（３０１）には、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号が入力される。フィルタ部は、この入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力端子（３０２）に出力する。共通部（３１８）と個別部（３１９0〜３１９N-1）から構成される係数制御部は、入力信号に基づいて包絡線目標値を制御し、出力信号から導出した包絡線の値が前記包絡線目標値に近づくように前記フィルタ係数を更新する。

Description

本発明は、適応ディジタルフィルタに関し、特に、ＦＭ（Frequency Modulation）受信機のマルチパス等化器などに好適な適応ディジタルフィルタに関する。
ＦＭラジオ放送やテレビ放送に広く用いられているＦＭ変調波は、正弦波のキャリア信号を楽音信号により位相変調した信号であり、雑音耐性が高く、１５ｋＨｚという広帯域な楽音信号を低い歪率で伝送することができる。しかし、電波が直接到達する経路以外にビルなどで反射し遅延して到達する経路があるマルチパス伝搬路では、直接波とともに受信される強い反射波の影響により復調に必要な位相情報が乱され、復調信号に歪が生じる。マルチパス伝搬路のために生じたこの歪をマルチパス歪と呼ぶ。またマルチパス伝搬路の特性を補償することによりマルチパス歪を低減する等化器は、マルチパス等化器あるいはマルチパス歪キャンセラと呼ばれる。
マルチパス等化器は、マルチパス伝搬路の逆特性を持つフィルタ、すなわち逆フィルタに受信信号を通すことで、受信信号におけるマルチパスの影響を補償する。マルチパス伝搬路の特性は環境によって変化するため、逆フィルタの特性もその時々の状態に応じて最適化する必要がある。このため、逆フィルタとしては一般に適応ディジタルフィルタが使用される。
適応ディジタルフィルタとは、フィルタ係数を環境の変化に応じて自動的に更新する機能を持つフィルタである。フィルタ係数を各時点毎に計算するアルゴリズムは適応アルゴリズム（adaptive algorithm）と言い、代表的なものにＬＭＳ（Least Mean Square）アルゴリズムがある。ＬＭＳアルゴリズムは、広い意味で、２乗平均誤差を最急降下法に基づいて最小にする方式であり、安定性があり、演算量が少ないという利点がある。また、複素ＬＭＳアルゴリズムという適応アルゴリズムも知られている。これは、入力信号、出力信号、目標信号およびフィルタ係数がそれぞれ複素量である場合にＬＭＳアルゴリズムを拡張したものであり、例えば、入力が狭帯域高周波信号であるときに、その同相成分と直角成分を分離して適応する場合に用いられる。
他方、適応ディジタルフィルタを用いて実現される従来の等化器は、その適応のために参照信号（トレーニング信号）を必要とし、通信の中断や冗長な参照信号による通信効率の低下を招いていた。これに対して近年開発されたブラインド等化器と呼ばれる等化器は、適応化のための参照信号を必要とせず受信信号のみから信号の復元等化を行う。このようなブラインド等化に適するアルゴリズムをブラインドアルゴリズムと呼び、その代表的なものとして、ＣＭＡ（Constant Modulus Algorithm:コンスタントモジュラスアルゴリズム）がある。
ＣＭＡは、文献 C.Richard Johson, Jr.、P.Schniter、T.J.Endres、J.D.Behm,D.R. Brown、Raul A.Casas、"Blind Equalization Using the Constant Modulus Criterio n:A Review、"Proceedings of IEEE、Vol.86、No.10、Oct.1998. に示されるように、フィルタ出力の包絡線、高次統計量など、出力信号に関する統計量を指標として、この指標が目標値に近づくようにフィルタ係数を更新するアルゴリズム一般を指す。ＦＭ変調のように変調波の振幅が一定である定振幅変調波を用いる場合には、文献 J.R.Treichler, and B.G.Agee, "A New Approach to Multipath Co rrection of constant Modulus Signals" IEEE Transactions on Acoustics, Speech , and Signal Processing, Vol.31 No.2,pp.459-472,Apr.1983. に示されるように、指標として、フィルタ出力の包絡線、すなわち振幅を使用し、フィルタを通した後の信号の包絡線の値と目標値との誤差が最小となるようにフィルタ係数を更新する。これにより、包絡線の歪の補正に伴い、位相の歪も補正され、マルチパス伝搬路の反射波による影響が除去される。ここで、ＣＭＡは適応アルゴリズムとは別の概念である。ＣＭＡにおいてフィルタ係数を各時点で計算するための適応アルゴリズムとしては、前述したＬＭＳアルゴリズムなどの適応アルゴリズムが使用される。
上述のようにフィルタの出力信号の包絡線の値を一定に制御するためには、包絡線の値を瞬時に抽出する必要がある。その代表的な手法に複素信号化処理がある。複素信号化処理では、或る実信号ｆ1に対して位相が９０度（π／２）遅れた実信号ｆ2をヒルベルト変換器などによって生成し、ｆ1を実部に、ｆ2を虚部にもった複素信号（一般に解析信号と呼ばれる）を生成する。こうすると、この実信号の包絡線の値は、複素信号の実部と虚部の２乗和を計算することによって瞬時に求めることができる。ただし、フィルタの出力信号に対して複素信号化処理を施すと、係数更新ループ中に複素信号化処理による遅延が入ってループの不安定要因になるため、入力信号に対して複素信号化処理を施す。この場合、入力信号が複素信号となるので、適応アルゴリズムとして複素ＬＭＳアルゴリズムなど複素量が扱えるアルゴリズムを使用する。この方法を第１の従来技術と呼ぶ。
第１の従来技術を用いた適応ディジタルフィルタの構成を図１に示す。入力信号X(k)は図示しないヒルベルト変換器により複素信号となっている。この複素信号を入力として複素フィルタ係数W(k)を畳み込み、複素信号の出力信号y(k)を得る。複素フィルタ係数W(k)は、出力信号y(k)の包絡線の値が予め規定した目標値に近づくように、複素信号を扱えるように拡張した適応アルゴリズムにより更新される。この適応ディジタルフィルタのアルゴリズムは以下のように表現される。
W(k+1)＝W(k)−μ(｜y(k)｜p−yref0)qy(k)XH(k) …（１）
y(k)＝WT(k)X(k) …（２）
W(k)＝[w0(k),w1(k),…,wN-1(k)]T …（３）
X(k)＝[x(k),x(k-1),…,x(k-N+1)]T …（４）
ここで、W(k)はフィルタ係数ベクトル、X(k)は複素信号ベクトル、kはサンプルインデックス、Nはフィルタのタップ数、y(k)は出力信号、yref0は包絡線目標値、μはフィルタ係数の更新量を決定するパラメータである。また、Hは複素共役転置、Tは転置をそれぞれ表す。p,qは、包絡線目標値に対する誤差の評価関数を定める定数であり、例えばp=1,q=1とされる。
第１の従来技術では、複素信号化処理を適用することにより位相が９０度（π／２）ずれた２つの信号を生成したが、特許公開２００５−６４６１８号公報および文献「伊丹 誠, 羽鳥 光俊, 塚本 憲男, "FMマルチパスひずみキャンセラの試作,"1986年テレビジョン学会全国大会 355ページから356ページ」に見られるように、入力信号を標本化する際に搬送周波数の（４／奇数）倍の周波数で標本化すれば、隣り合った標本点の位相が９０度ずれるようになる。こうすれば、実数を扱う適応アルゴリズムをそのまま使用することができ、出力の包絡線の値を求める際には隣り合った標本点の２乗和を計算すれば良くなる。この方法を第２の従来技術と呼ぶ。
第２の従来技術を用いた適応ディジタルフィルタの構成を図２に示す。入力信号Xr(k)は実信号であり、この実信号を入力として実信号のフィルタ係数Wr(k)を畳み込み、実信号の出力信号yr(k)を得る。フィルタ係数Wr(k)は、出力信号yr(k)の包絡線が予め規定した目標値に近づくように、実係数を扱う適応アルゴリズムにより更新される。この適応ディジタルフィルタのアルゴリズムは以下のように表現される。
Wr(k+1)＝Wr(k)−μ(Env[yr(k)]−yref0)yr(k)Xr(k) …（５）
yr(k)＝WrT(k)Xr(k) …（６）
Env[yr(k)]＝(yr2(k-1)＋yr2(k))1/2 …（７）
Wr(k)＝Re[W(k)] …（８）
Xr(k)＝Re[X(k)] …（９）
ここで、Wr(k)は実係数ベクトル、Xr(k)は実信号ベクトル、Env[ ]は包絡線の近似値を得る操作、Re[ ]は複素数の実部を取り出す操作、yr(k)は実数出力信号をそれぞれ表す。
他方、包絡線目標値yref0は基本的には定数であるが、特許公開２００５−６４６１８号公報では、受信波に含まれるドップラフェージングの影響を除去し適応処理を安定化させるために、包絡線目標値を適応ディジタルフィルタの入力信号の振幅に応じて可変に設定している。具体的には、入力信号中の隣り合った標本点の２乗和を計算して求めた入力振幅信号をＬＰＦ（ローパスフィルタ）に通過させた信号を包絡線目標値としている。
従来の適応ディジタルフィルタの問題点は、演算量が多く大規模なハードウェアが必要になることである。その理由は次の通りである。
第１の理由は、フィルタ係数の変動幅が非常に大きいことに起因する。例えば、包絡線目標値を１とし、入力信号振幅が１である場合には、フィルタ係数は１程度の値になるが、入力信号振幅が０．０１である場合には、フィルタ係数は１００程度の値になる。このように変動幅の大きなフィルタ係数をオーバーフローせずに正確に表現するためには、フィルタ係数を浮動小数点で表記したり、固定少数点であってもビット数を多くしたりするなど、フィルタ係数の演算に高精度な演算が必要になる。しかし、高精度な演算には多くの演算量が必要であり、またハードウェア規模が大きくなってしまう。
第２の理由は、複素信号処理に起因する。すなわち、図１に示した適応ディジタルフィルタでは、入力信号X(k)、フィルタ係数W(k)、出力信号y(k)など、ほとんど全ての信号処理が複素数で行われる。複素数の乗算１回の処理は、実数乗算４回と加算２回分の処理に相当する。ＦＭ受信機用のマルチパス等化器では、多くのタップを有するフィルタの畳み込み演算および係数更新演算を短いサンプリング周期毎に実行しなければならないため、演算量が膨大になる。なお、図２に示した適応ディジタルフィルタでは、サンプリング周波数が中間周波信号の中心周波数からみて正確に（４／奇数）倍であれば、包絡線の計算精度も高く、図１に示した適応ディジタルフィルタと同等の性能が得られ、しかも演算量が約２５％に削減できる。しかし、サンプリング周波数の制限が厳しく、任意のサンプリング周波数で設計できないという別の課題がある。若し、サンプリング周波数が中間周波信号の中心周波数の（４／奇数）倍からずれると、包絡線の計算精度が低下するため、マルチパス等化能力自体が劣化してしまう。
本発明は、このような事情に鑑みて提案されたものであり、その目的は、演算量を削減することができる適応ディジタルフィルタを提供することにある。
また、本発明の別の目的は、サンプリング周波数に対する制限がない適応ディジタルフィルタを提供することにある。
本発明の第１の適応ディジタルフィルタは、入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力するフィルタ部と、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する係数制御部とを備えることを特徴とする。
本発明の第２の適応ディジタルフィルタは、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力するフィルタ部と、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する係数制御部とを備えることを特徴とする。
本発明の第３の適応ディジタルフィルタは、入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力するフィルタ部と、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う係数制御部とを備えることを特徴とする。
本発明の第４の適応ディジタルフィルタは、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力するフィルタ部と、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う係数制御部とを備えることを特徴とする。
本発明の第５の適応ディジタルフィルタは、第１乃至第４の何れかの適応ディジタルフィルタにおいて、前記係数制御部は、前記目標信号を前記入力信号の振幅に基づいて制御する場合に、前記入力信号の振幅が小さくなっていくときに前記目標信号を小さくしていき、前記入力信号の振幅が大きくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする。
本発明の第６の適応ディジタルフィルタは、第１乃至第４の何れかの適応ディジタルフィルタにおいて、前記係数制御部は、前記目標信号を前記出力信号の振幅に基づいて制御する場合に、前記出力信号の振幅が大きくなっていくときに前記目標信号を小さくしていき、前記出力信号の振幅が小さくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする。
本発明の第７の適応ディジタルフィルタは、第１乃至第６の何れかの適応ディジタルフィルタにおいて、前記係数制御部は、前記出力信号の包絡線の値を前記指標値とすることを特徴とする。
本発明の第８の適応ディジタルフィルタは、第７の適応ディジタルフィルタにおいて、前記係数制御部は、前記目標信号を制御し、前記出力信号の包絡線の値と前記目標信号との誤差に応じた信号を生成して出力する共通部と、前記フィルタ部における前記畳み込み演算用の各乗算器毎に設けられ、対応する乗算器に入力される信号と前記共通部から入力される前記信号と現在のフィルタ係数とに基づいて次サンプリング周期で使用するフィルタ係数を算出する複数の個別部とを含むことを特徴とする。
本発明の第９の適応ディジタルフィルタは、第１乃至第８の何れかの適応ディジタルフィルタにおいて、前記係数制御部は、前記目標信号を制御する代わりに、前記出力信号から導出した指標値を制御することを特徴とする。
本発明のＦＭ受信機は、第１乃至第９の何れかの適応ディジタルフィルタを用いたＦＭ受信機であって、中間周波数に変換されディジタル化されたＦＭ変調信号をヒルベルト変換して生成した複素信号を前記適応ディジタルフィルタに入力するヒルベルト変換器を備えたことを特徴とする。
本発明の第１の信号処理方法は、入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力する第１のステップと、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する第２のステップとを含むことを特徴とする。
本発明の第２の信号処理方法は、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力する第１のステップと、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する第２のステップとを含むことを特徴とする。
本発明の第３の信号処理方法は、入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力する第１のステップと、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う第２のステップとを含むことを特徴とする。
本発明の第４の信号処理方法は、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力する第１のステップと、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う第２のステップとを含むことを特徴とする。
本発明の第５の信号処理方法は、第１乃至第４の何れかの信号処理方法において、前記第２のステップにおいては、前記目標信号を前記入力信号の振幅に基づいて制御する場合に、前記入力信号の振幅が小さくなっていくときに前記目標信号を小さくしていき、前記入力信号の振幅が大きくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする。
本発明の第６の信号処理方法は、第１乃至第４の何れかの信号処理方法において、前記第２のステップにおいては、前記目標信号を前記出力信号の振幅に基づいて制御する場合に、前記出力信号の振幅が大きくなっていくときに前記目標信号を小さくしていき、前記出力信号の振幅が小さくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする。
本発明の第７の信号処理方法は、第１乃至第６の何れかの信号処理方法において、前記第２のステップにおいては、前記出力信号の包絡線の値を前記指標値とすることを特徴とする。
本発明の第８の信号処理方法は、第７の信号処理方法において、前記第２のステップは、前記目標信号を制御し、前記出力信号の包絡線の値と前記目標信号との誤差に応じた信号を生成して出力する共通処理と、前記畳み込み演算用の各乗算器毎に設けられ、対応する乗算器に入力される信号と前記共通処理から出力された前記信号と現在のフィルタ係数とに基づいて次サンプリング周期で使用するフィルタ係数を算出する複数の個別処理とを含むことを特徴とする。
本発明の第９の信号処理方法は、前記目標信号を制御する代わりに、それと等価な制御を前記出力信号から導出した指標値に対して実施することを特徴とする。
本発明にあっては、適応ディジタルフィルタの入力信号および出力信号の少なくとも一方に基づいて目標信号を制御してフィルタ係数の変動幅を抑えるため、入力信号レベルが小さい場合でも、フィルタ係数が大きな値にならない。このため、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が不要になり、演算量の削減とハードウェア規模の縮小が可能になる。
適応ディジタルフィルタを実現するための信号処理の演算量を削減することができる。その理由は、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が目標値制御によって不要になり、演算量の削減とハードウェア規模の縮小が可能になるためである。
第２の従来技術のようなサンプリング周波数に対する制限がない。その理由は、複素信号である個々の出力信号から包絡線の値などの指標値を計算できるため、サンプリング周波数を任意に設定できるためである。
第１の従来技術にかかる適応ディジタルフィルタのブロック図である。 第２の従来技術にかかる適応ディジタルフィルタのブロック図である。 本発明の第１の実施の形態にかかる適応ディジタルフィルタのブロック図である。 本発明の第１の実施の形態にかかる適応ディジタルフィルタで使用する包絡線目標値発生回路の実施例のブロック図である。 本発明の第１の実施の形態にかかる適応ディジタルフィルタの動作を示すフローチャートである。 本発明の第２の実施の形態にかかる適応ディジタルフィルタの要部ブロック図である。 本発明の第２の実施の形態にかかる適応ディジタルフィルタで使用する包絡線目標値発生回路の実施例のブロック図である。 本発明の第３の実施の形態にかかる適応ディジタルフィルタの要部ブロック図である。 本発明の第３の実施の形態にかかる適応ディジタルフィルタで使用する包絡線目標値発生回路の実施例のブロック図である。 本発明の第４の実施の形態にかかる適応ディジタルフィルタのブロック図である。 本発明の第５の実施の形態にかかる適応ディジタルフィルタの要部ブロック図である。 本発明の第６の実施の形態にかかる適応ディジタルフィルタの要部ブロック図である。 包絡線目標値発生回路で使用する平均化回路の実施例のブロック図である。 本発明の第７の実施の形態にかかる適応ディジタルフィルタの要部ブロック図である。 本発明の第７の実施の形態にかかる適応ディジタルフィルタで使用する係数発生器の実施例のブロック図である。 本発明の実施の形態にかかるＦＭ受信機のブロック図である。
『第１の実施の形態』
図３を参照すると、本発明の第１の実施の形態にかかる適応ディジタルフィルタは、入力端子３０１に加わる複素信号（複素入力信号）と実信号のフィルタ係数（実フィルタ係数）との畳み込み演算によって複素信号の出力信号（複素出力信号）を生成して出力端子３０２に出力するフィルタ部と、複素出力信号から導出した指標値（本実施の形態の場合は包絡線の値）と目標信号との誤差に基づいてフィルタ係数を制御する係数制御部とを備えている。図中のブロック３１８とＮ個のブロック３１９0〜３１９N-1の部分が係数制御部、それ以外の部分がフィルタ部を構成する。ここで、複素入力信号は、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号である。
フィルタ部は、タップ数がＮ、すなわちフィルタ係数がＮ個のＦＩＲ（Finite Impulse Response）型フィルタであり、それぞれ１サンプリング周期の遅延を与えるＮ−１個の遅延器３３０1〜３３０N-1からなるタップつき遅延線と、複素入力信号および各遅延器３３０1〜３３０N-1の出力信号に対してフィルタ係数を乗ずるためのＮ個の乗算器３３６0〜３３６N-1と、これらＮ個の乗算器３３６0〜３３６N-1の乗算結果を順次加算するＮ−１個の加算器３３７1〜３３７N-1とから構成されている。
また、係数制御部は、適応アルゴリズムとしてＬＭＳを使用し、全てのフィルタ係数の制御に共通な共通部３１８と、個々のフィルタ係数の制御毎の個別部３１９0〜３１９N-1とから構成されている。
共通部３１８は、複素入力信号の包絡線の値（すなわち振幅値）を実部と虚部の２乗和により計算して出力する絶対値回路３０４と、この絶対値回路３０４から伝達される入力信号の振幅値に基づいて包絡線目標値を発生する包絡線目標値発生回路３０５と、フィルタ部の出力である複素出力信号が入力され、複素出力信号の包絡線の値を実部と虚部の２乗和により計算して出力する絶対値回路３０８と、絶対値回路３０８で求められた包絡線の値から包絡線目標値を減じた値を出力する減算器３０７と、複素出力信号が入力され、その実部のみを抽出して出力する実部抽出回路３０９と、減算器３０７の出力と実部抽出回路３０９の出力とを乗じた結果を出力する乗算器３１０と、フィルタ係数の更新量を決定するパラメータであるステップサイズを発生するステップサイズ発生回路３０３と、乗算器３１０の出力とステップサイズとを乗じた結果を各個別部３１９0〜３１９N-1に出力する乗算器３１１とから構成されている。
ここで、本実施の形態の場合、フィルタ係数は複素数でなく実数になっているため、ステップサイズ発生回路３０３で発生するステップサイズを、複素フィルタ係数を使用する場合のステップサイズの約４倍に設定している。これにより、複素フィルタ係数を使用する場合に対して収束速度を同等にすることができる。
また、各個別部３１９0〜３１９N-1は、複素入力信号あるいはタップつき遅延線上の対応する遅延器３３０1〜３３０N-1の出力信号が入力され、その複素信号の実部のみを抽出して出力する実部抽出回路３３５0〜３３５N-1と、共通部３１８から入力された信号と実部抽出回路３３５0〜３３５N-1で抽出された実部とを乗じた結果を出力する乗算器３３１0〜３３１N-1と、乗算器３３６0〜３３６N-1に与えられているフィルタ係数と乗算器３３１0〜３３１N-1の出力とを加算して次サンプリング周期で使用するフィルタ係数を出力する加算器３３３0〜３３３N-1と、この加算器３３３0〜３３３N-1の出力を１サンプリング周期だけ遅延させて乗算器３３６0〜３３６N-1に出力する遅延器３３４0〜３３４N-1とから構成されている。
包絡線目標値発生回路３０５は、入力信号の振幅が小さな場合には、小さな包絡線目標値を発生し、入力信号の振幅が大きな場合には、大きな包絡線目標値を発生する。包絡線目標値発生回路３０５の実施例を図４に示す。
図４を参照すると、包絡線目標値発生回路３０５は、入力端子４０１を通じて絶対値回路３０４から供給された過去一定期間の信号の重み付き平均を求める平均化回路４０４と、この平均化回路で求められた値が予め定められた上限と下限の間に収まるように制限して出力端子４０３を通じて時変の包絡線目標値として出力するリミッタ４０８とから構成されている。
本実施の形態の適応ディジタルフィルタのアルゴリズムは以下のように表現される。
Wr(k+1)＝Wr(k)−μ(｜y(k)｜p−yref(k))qRe[y(k)]Re[X(k)] …（１０）
y(k)＝WrT(k)X(k) …（１１）
yref(k)＝Av[｜x(k)｜] …（１２−１）
Av[｜x(k)｜]＝(1−β)Av[｜x(k−1)｜]＋β｜x(k)｜ …（１２−２）
ここで、Wr(k)は実係数ベクトル、X(k)は複素信号ベクトル、Re[ ]は複素数の実部を取り出す操作、y(k)は複素出力信号、kはサンプルインデックス、Nはフィルタのタップ数、yrefは時変の包絡線目標値、μはフィルタ係数の更新量を決定するパラメータ、Av[ ]は平均化を行う操作、βは重み係数で、０＜β＜１を満たす正定数である。また、p,qは、包絡線目標値に対する誤差の評価関数を定める定数であり、例えば、p=1,q=1とされる。
次に、本実施の形態の適応ディジタルフィルタの動作を説明する。
図５は本実施の形態の適応ディジタルフィルタの動作を示すフローチャートである。入力端子３０１からの新たな複素入力信号の入力処理Ｓ１、適応等化処理Ｓ２、出力端子３０２への複素出力信号の出力処理Ｓ３、およびパラメータ更新処理Ｓ４が繰り返される。適応等化処理Ｓ２は、前記式（１１）に基づく処理であり、パラメータ更新処理Ｓ４は前記式（１０）に基づく処理である。以下に、各々の動作を詳しく説明する。
まず、適応等化処理Ｓ２について説明する。入力端子３０１に入力された複素入力信号は、乗算器３３６0および実部抽出回路３３５0に供給されると同時に、１サンプリング周期の遅延を生じる遅延器３３０1〜３３０N-1からなるタップつき遅延線に供給される。遅延器３３０1〜３３０N-1に供給された複素信号は、１クロック毎に隣接する遅延器に転送され、各遅延器３３０1〜３３０N-1の出力信号は、対応する乗算器３３６1〜３３６N-1および対応する実部抽出回路３３５1〜３３５N-1に供給される。
乗算器３３６0では、入力端子３０１から入力された複素信号に、遅延器３３４0から供給された実数フィルタ係数を乗じ、結果を加算器３３７1に供給する。乗算器３３６1〜３３６N-1では、対応する遅延器３３０1〜３３０N-1から供給された複素信号に、対応する遅延器３３４1〜３３４N-1から供給された実数フィルタ係数を乗じ、結果を加算器３３７1〜３３７N-1に供給する。加算器３３７1〜３３７N-1は、乗算器３３６0〜３３６N-1から受けた複素信号を全て加算し、結果を出力端子３０２に供給すると同時に、絶対値回路３０８および実部抽出回路３０９に供給する。こうして、複素入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号が生成され、出力される。
次にパラメータ更新処理Ｓ４について説明する。絶対値回路３０４は、複素入力信号の振幅値を計算して包絡線目標値発生回路３０５に出力する。包絡線目標値発生回路３０５の平均化回路４０４は、絶対値回路３０４から伝達された振幅値に正定数βを乗じて平均化した結果をリミッタ４０８へ供給し、リミッタ４０８は過度の値を超えないように制限した上で時変の包絡線目標値として減算器３０７に供給する。他方、絶対値回路３０８は、複素出力信号を受けて、その絶対値を計算し、結果を包絡線の値として減算器３０７へと伝達する。減算器３０７は、包絡線目標値発生回路３０５から受けた包絡線目標値を、絶対値回路３０８から受けた信号から減算し、結果を乗算器３１０へと伝達する。実部抽出回路３０９は、複素出力信号を受けて、その実部のみを抽出し、結果を乗算器３１０へと伝達する。乗算器３１０は、減算器３０７から受けた信号に、実部抽出回路３０９から受けた信号を乗じて、結果を乗算器３１１へと伝達する。ステップサイズ発生回路３０３は、フィルタ部内のフィルタ係数更新の量を決定するパラメータであるステップサイズを発生し、乗算器３１１へと供給する。乗算器３１１は、乗算器３１０から受けた信号に、ステップサイズ発生回路３０３から供給されたステップサイズを乗じて、結果を各個別部３１９0〜３１９N-1へと伝達する。
各個別部３１９0〜３１９N-1においては、乗算器３１１から供給された信号は、乗算器３３１0〜３３１N-1に伝達される。実部抽出回路３３５0〜３３５N-1はそれぞれ、対応する遅延器３３０1〜３３０N-1または入力端子３０１から供給された複素信号の実部を抽出し、対応する乗算器３３１0〜３３１N-1へと伝達する。乗算器３３１0〜３３１N-1はそれぞれ、対応する実部抽出回路３３５0〜３３５N-1から供給された実数信号と共通部３１８から供給された実数信号とを乗じて、結果を対応する加算器３３３0〜３３３N-1へと伝達する。加算器３３３0〜３３３N-1はそれぞれ、対応する乗算器３３１0〜３３１N-1から受けた実数信号に、対応する遅延器３３４0〜３３４N-1から供給された実数フィルタ係数を加算し、結果を次サンプルのフィルタ係数として、対応する遅延器３３４0〜３３４N-1へと伝達する。遅延器３３４0〜３３４N-1はそれぞれ、対応する加算器３３３0〜３３３N-1から受けた実数フィルタ係数を１サンプル遅延させて対応する乗算器３３６0〜３３６N-1へと供給するとともに、対応する加算器３３３0〜３３３N-1へと伝達する。
次に、本実施の形態の効果を説明する。
包絡線目標値発生回路３０５が発生する時変の包絡線目標値は、入力端子３０１の入力信号の振幅にほぼ比例する。例えば、入力信号振幅が０．０１である場合には、包絡線目標値は０．０１程度の値となり、この結果、フィルタ係数は１程度の値になる。つまり、入力信号レベルが小さな場合でも、フィルタ係数が大きな値にならないため、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が不要になり、演算量の削減とハードウェア規模の縮小が可能になる。
また、図３を参照すると明らかなように、本実施の形態の適応ディジタルフィルタでは、多くの信号が複素数ではなく、実数になっている。信号が複素数でなく、実数になることにより、図１に示した第１の従来技術と比較して、演算量は大きく削減される。何故なら、第１の従来技術による適応ディジタルフィルタではすべての信号が複素数であるために、すべての乗算器において、複素数同士の乗算を行うのに対し、本実施の形態では乗算器３３６0〜３３６N-1では複素数と実数との乗算になり、乗算器３３１0〜３３１N-1では、実数同士の乗算になるからである。複素数どうしの乗算の処理は、実数どうしの乗算４回と実数どうしの加算２回分の処理に相当するのに対し、複素数と実数との乗算の処理は、実数どうしの乗算２回分の処理にしか相当せず、さらに実数どうしの乗算になった場合には、実数どうしの乗算１回分の処理にしか相当しない。
従って、第１の従来技術で複素数どうしの乗算が行われていた箇所が複素数と実数の乗算を行う乗算器３３６0〜３３６N-1に置き換わったことにより、実数同士の乗算にしてＮ回分相当が削減される。また、第１の従来技術で複素数どうしの乗算が行われていた箇所が実数どうしの乗算を行う乗算器３３１0〜３３１N-1に置き換わったことにより、実数同士の乗算にして３Ｎ回分相当、および、実数同士の加算にして２Ｎ回分相当が削減される。さらに、実部抽出回路３３５0〜３３５N-1の部分は第１の従来技術では複素共役器が必要であったため、虚数部の符号を伝達しない分だけ演算量は削減される。
以上のことから本実施の形態では、第１の従来技術の約４０％の演算量まで削減することができる。
また、本実施の形態では、フィルタ部の出力信号は複素数で得られるため、出力信号の包絡線の値、すなわち振幅は、図３に示した絶対値回路３０８の出力信号として瞬時かつ正確に得られる。したがって、本実施の形態によれば、第２の従来技術におけるようなサンプリング周波数の制約はない。つまり、本実施の形態にあっては、フィルタ係数は実信号であるが、入力信号が互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号であるため、入力信号とフィルタ係数との畳み込み演算によって生成される出力信号も互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号になり、第１の従来技術と同様に出力信号の包絡線の値を瞬時かつ正確に求めることができ、且つ第２の従来技術のようなサンプリング周波数の制約はない。また、フィルタ係数を実数にしたことにより、演算量の大幅な削減が可能となる。さらに、入力信号である複素信号の実部と虚部は、互いに位相が９０度ずれているだけで、もともとは同じ一つの実信号から生成されたものであり、複素信号化している理由は出力信号の包絡線の値を瞬時に計算できるようにするために他ならない。このため、適応ディジタルフィルタとしてのフィルタ性能は、入力信号の実部および虚部を扱う第１の従来技術ならびに入力信号の実部（あるいは虚部）のみ扱う第２の従来技術に比べて劣化することはない。
『第２の実施の形態』
図６を参照すると、本発明の第２の実施の形態にかかる適応ディジタルフィルタは、適応ディジタルフィルタの出力信号に基づいて包絡線目標値を発生するようにした点で、第１の実施の形態にかかる適応ディジタルフィルタと相違する。
包絡線目標値発生回路３５２は、絶対値回路３０８で求められた適応ディジタルフィルタの出力信号の包絡線の値（つまり振幅値）に基づいて、包絡線目標値を発生し、減算器３０７へと供給する。包絡線目標値発生回路３５２は、出力信号の振幅が大きな場合には、小さな包絡線目標値を発生し、出力信号の振幅が小さな場合には、大きな包絡線目標値を発生する。包絡線目標値発生回路３５２の実施例を図７に示す。
図７を参照すると、包絡線目標値発生回路３５２は、入力端子４０２を通じて絶対値回路３０８から供給された過去一定期間の信号の重み付き平均を求める平均化回路４０５と、この平均化回路４０５で求められた値の逆数を計算する逆数回路４０６と、この逆数回路４０６で計算された逆数が予め定められた上限と下限の間に収まるように制限して出力端子４０３を通じて時変の包絡線目標値として出力するリミッタ４０８とから構成されている。
その他の構成は第１の実施の形態と同じである。また、本実施の形態の動作は、包絡線目標値発生回路３５２の動作以外、第１の実施の形態と同じである。
次に、本実施の形態の効果を説明する。
包絡線目標値発生器３５２が発生する包絡線目標値は、適応ディジタルフィルタの出力端子から出力される出力信号の振幅が大きなときに小さくなる。出力信号が大きくなっている場合は、フィルタ部の内部におけるフィルタ係数や内部信号などの値が大きくなっている可能性が高い。包絡線目標値を小さくすることにより、フィルタ係数や内部信号の値は、小さくなる方向に変化する。すなわち、フィルタ係数や内部信号の値が一定範囲内に収まる。一定範囲を逸脱しないということは、フィルタ係数や内部信号において、オーバーフローが起きる確率が低くなるということである。したがって、第１の実施の形態と同様に、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が不要になり、演算量の削減とハードウェア規模の縮小が可能になる。
また、第１の実施の形態と同様に、フィルタ係数は複素量でなく実信号であるため、入力信号とフィルタ係数との畳み込み演算に要する演算量が削減される。
『第３の実施の形態』
図８を参照すると、本発明の第３の実施の形態にかかる適応ディジタルフィルタは、適応ディジタルフィルタの入力信号と出力信号との双方に基づいて包絡線目標値を発生するようにした点で、第１の実施の形態にかかる適応ディジタルフィルタと相違する。
包絡線目標値発生回路３５４は、絶対値回路３０４で求められた適応ディジタルフィルタの入力信号の包絡線の値（振幅値）と絶対値回路３０８で求められた適応ディジタルフィルタの出力信号の包絡線の値（振幅値）とに基づいて、包絡線目標値を発生し、減算器３０７へと供給する。包絡線目標値発生回路３５４は、入力信号の振幅が小さな場合には、小さな包絡線目標値を発生し、入力信号の振幅が大きな場合には、大きな包絡線目標値を発生する。また、出力信号の振幅が大きな場合には、小さな包絡線目標値を発生し、出力信号の振幅が小さな場合には、大きな包絡線目標値を発生する。包絡線目標値発生回路３５４の実施例を図９に示す。
図９を参照すると、包絡線目標値発生回路３５４は、入力端子４０２を通じて絶対値回路３０８から供給された過去一定期間の信号の重み付き平均を求める平均化回路４０５と、この平均化回路４０５で求められた値の逆数を計算する逆数回路４０６と、入力端子４０１を通じて絶対値回路３０４から供給された過去一定期間の信号の重み付き平均を求める平均化回路４０４と、逆数回路４０６から供給された値と平均化回路４０４から供給された値の内の小さな方の値を選択する最小値回路４０７と、最小値回路４０７で選択された値が予め定められた上限と下限の間に納まるように制限して出力端子４０３を通じて時変の包絡線目標値として出力するリミッタ４０８とから構成されている。ここで、最小値回路４０７において、より小さな方を選択する理由は、包絡線目標値が小さな方が、フィルタ係数のオーバーフローが起きる確率がより低くなるからである。
その他の構成は第１の実施の形態と同じである。また、本実施の形態の動作は、包絡線目標値発生回路３５４の動作以外、第１の実施の形態と同じである。
次に、本実施の形態の効果を説明する。
包絡線目標値発生回路３５４が発生する包絡線目標値の性質は、第１の実施の形態における包絡線目標値発生回路３０５が発生する包絡線目標値の性質と、第２の実施の形態における包絡線目標値発生回路３５２が発生する包絡線目標値の性質とを兼ね備えているため、フィルタ係数がオーバーフローを起こす確率が低くなる。したがって、第１の実施の形態と同様に、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が不要になり、演算量の削減とハードウェア規模の縮小が可能になる。
また、第１の実施の形態と同様に、フィルタ係数は複素量でなく実信号であるため、入力信号とフィルタ係数との畳み込み演算に要する演算量が削減される。
『第４の実施の形態』
図１０を参照すると、本発明の第４の実施の形態にかかる適応ディジタルフィルタは、入力端子３０１に加わる複素信号（複素入力信号）と複素信号のフィルタ係数（複素フィルタ係数）との畳み込み演算によって複素信号の出力信号（複素出力信号）を生成して出力端子３０２に出力するフィルタ部と、複素出力信号から導出した指標値（本実施の形態の場合は包絡線の値）と目標信号との誤差に基づいてフィルタ係数を制御する係数制御部とを備えている。図中のブロック３１８とＮ個のブロック３１９0〜３１９N-1の部分が係数制御部、それ以外の部分がフィルタ部を構成する。ここで、複素入力信号は、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号である。
フィルタ部は、タップ数がＮ、すなわちフィルタ係数がＮ個のＦＩＲ（Finite Impulse Response）型フィルタであり、それぞれ１サンプリング周期の遅延を与えるＮ−１個の遅延器３３０1〜３３０N-1からなるタップつき遅延線と、複素入力信号および各遅延器３３０1〜３３０N-1の出力信号に対してフィルタ係数を乗ずるためのＮ個の乗算器３４６0〜３４６N-1と、これらＮ個の乗算器３４６0〜３４６N-1の乗算結果を順次加算するＮ−１個の加算器３３７1〜３３７N-1とから構成されている。
また、係数制御部は、適応アルゴリズムとして複素数を扱えるように拡張した複素ＬＭＳを使用し、全てのフィルタ係数の制御に共通な共通部３１８と、個々のフィルタ係数の制御毎の個別部３１９0〜３１９N-1とから構成されている。
共通部３１８は、複素入力信号の包絡線の値（すなわち振幅値）を実部と虚部の２乗和により計算して出力する絶対値回路３０４と、この絶対値回路３０４から伝達される入力信号の振幅値に基づいて包絡線目標値を発生する包絡線目標値発生回路３０５と、フィルタ部の出力である複素出力信号が入力され、複素出力信号の包絡線の値を実部と虚部の２乗和により計算して出力する絶対値回路３０８と、絶対値回路３０８で求められた包絡線の値から包絡線目標値を減じた値を出力する減算器３０７と、減算器３０７の出力と複素出力信号とを乗じた結果を出力する乗算器１８１と、フィルタ係数の更新量を決定するパラメータであるステップサイズを発生するステップサイズ発生回路３０３と、乗算器１８１の出力とステップサイズとを乗じた結果を各個別部３１９0〜３１９N-1に出力する乗算器１８２とから構成されている。
また、各個別部３１９0〜３１９N-1は、複素入力信号あるいはタップつき遅延線上の対応する遅延器３３０1〜３３０N-1の出力信号が入力され、その複素信号を複素共役変換して出力する複素共役器３４０0〜３４０N-1と、共通部３１８から入力された信号と複素共役器３４０0〜３４０N-1から供給された複素信号とを乗じた結果を出力する乗算器３４１0〜３４１N-1と、乗算器３４６0〜３４６N-1に与えられているフィルタ係数と乗算器３４１0〜３４１N-1の出力とを加算して次サンプリング周期で使用するフィルタ係数を出力する加算器３４３0〜３４３N-1と、この加算器３４３0〜３４３N-1の出力を１サンプリング周期だけ遅延させて乗算器３４６0〜３４６N-1に出力する遅延器３４４0〜３４４N-1とから構成されている。
包絡線目標値発生回路３０５は、第１の実施の形態と同様に図４に示されるような構成を備えており、入力信号の振幅が小さな場合には、小さな包絡線目標値を発生し、入力信号の振幅が大きな場合には、大きな包絡線目標値を発生する。
本実施の形態の適応ディジタルフィルタのアルゴリズムは以下のように表現される。
W(k+1)＝W(k)−μ(｜y(k)｜p−yref(k))qy(k)XH(k) …（１３）
y(k)＝WT(k)X(k) …（１４）
W(k)＝[w0(k),w1(k),…,wN-1(k)]T …（１５）
X(k)＝[x(k),x(k-1),…,x(k-N+1)]T …（１６）
yref(k)＝Av[｜x(k)｜] …（１７）
Av[｜x(k)｜]＝(1−β)Av[｜x(k−1)｜]＋β｜x(k)｜ …（１８）
ここで、W(k)はフィルタ係数ベクトル、X(k)は複素信号ベクトル、kはサンプルインデックス、Nはフィルタのタップ数、y(k)は出力信号、yrefは時変の包絡線目標値、μはフィルタ係数の更新量を決定するパラメータ、Av[ ]は平均化を行う操作、βは重み係数で、０＜β＜１を満たす正定数である。また、Hは複素共役転置、Tは転置をそれぞれ表す。p,qは、包絡線目標値に対する誤差の評価関数を定める定数であり、例えば、p=1,q=1とされる。
次に、本実施の形態の適応ディジタルフィルタの動作を説明する。
本実施の形態の適応ディジタルフィルタは、入力端子３０１に新たな複素入力信号が入力される毎に、第１の実施の形態と同様に、図５に示した適応等化処理Ｓ２とパラメータ更新処理Ｓ４とが繰り返される。ただし、適応等化処理Ｓ２は、前記式（１４）に基づく処理であり、パラメータ更新処理Ｓ４は前記式（１３）に基づく処理である。以下に、各々の動作を詳しく説明する。
まず、適応等化処理Ｓ２について説明する。入力端子３０１に入力された複素入力信号は、乗算器３４６0および複素共役器３４０0に供給されると同時に、１サンプリング周期の遅延を生じる遅延器３３０1〜３３０N-1からなるタップつき遅延線に供給される。遅延器３３０1〜３３０N-1に供給された複素信号は、１クロック毎に隣接する遅延器に転送され、各遅延器３３０1〜３３０N-1の出力信号は、対応する乗算器３４６1〜３４６N-1および対応する複素共役器３４０1〜３４０N-1に供給される。
乗算器３４６0では、入力端子３０１から入力された複素信号に、遅延器３４４0から供給された複素フィルタ係数を乗じ、結果を加算器３３７1に供給する。乗算器３４６1〜３４６N-1では、対応する遅延器３３０1〜３３０N-1から供給された複素信号に、対応する遅延器３４４1〜３４４N-1から供給された複素フィルタ係数を乗じ、結果を加算器３３７1〜３３７N-1に供給する。加算器３３７1〜３３７N-1は、乗算器３４６0〜３４６N-1から受けた複素信号を全て加算し、結果を出力端子３０２に供給すると同時に、絶対値回路３０８および乗算器１８１に供給する。こうして、複素入力信号と複素信号のフィルタ係数との畳み込み演算によって複素信号の出力信号が生成され、出力される。
次に、パラメータ更新処理Ｓ４について説明する。絶対値回路３０４は、複素入力信号の振幅値を計算して包絡線目標値発生回路３０５に出力する。包絡線目標値発生回路３０５は、入力信号にほぼ比例する包絡線目標値を発生して減算器３０７に供給する。他方、絶対値回路３０８は、複素出力信号を受けて、その絶対値を計算し、結果を包絡線の値として減算器３０７へと伝達する。減算器３０７は、包絡線目標値発生器３０５から受けた包絡線目標値を、絶対値回路３０８から受けた信号から減算し、結果を乗算器１８１へと伝達する。乗算器１８１は、減算器３０７から受けた信号に、複素出力信号を乗じて、結果を乗算器１８２へと伝達する。ステップサイズ発生回路３０３は、フィルタ部内のフィルタ係数更新の量を決定するパラメータであるステップサイズを発生し、乗算器１８２へと供給する。乗算器１８２は、乗算器１８１から受けた信号に、ステップサイズ発生回路３０３から供給されたステップサイズを乗じて、結果を各個別部３１９0〜３１９N-1へと伝達する。
各個別部３１９0〜３１９N-1においては、乗算器１８２から供給された信号は、乗算器３４１0〜３４１N-1に伝達される。複素共役器３４０0〜３４０N-1はそれぞれ、対応する遅延器３３０1〜３３０N-1または入力端子３０１から供給された複素信号を複素共役変換して、対応する乗算器３４１0〜３４１N-1へと伝達する。乗算器３４１0〜３４１N-1はそれぞれ、対応する複素共役器３４０0〜３４０N-1から供給された実数信号と共通部３１８から供給された複素信号とを乗じて、結果を対応する加算器３４３0〜３４３N-1へと伝達する。加算器３４３0〜３４３N-1はそれぞれ、対応する乗算器３４１0〜３４１N-1から受けた複素信号に、対応する遅延器３４４0〜３４４N-1から供給された複素フィルタ係数を加算し、結果を次サンプルのフィルタ係数として、対応する遅延器３４４0〜３４４N-1へと伝達する。遅延器３４４0〜３４４N-1はそれぞれ、対応する加算器３４３0〜３４３N-1から受けた複素フィルタ係数を１サンプル遅延させて対応する乗算器３４６0〜３４６N-1へと供給するとともに、対応する加算器３４３0〜３４３N-1へと伝達する。
次に、本実施の形態の効果を説明する。
包絡線目標値発生回路３０５が発生する時変の包絡線目標値は、入力端子３０１の入力信号の振幅にほぼ比例するため、第１の実施の形態と同様に、入力信号レベルが小さな場合でも、フィルタ係数が大きな値にならない。このため、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が不要になり、演算量の削減とハードウェア規模の縮小が可能になる。
『第５の実施の形態』
図１１を参照すると、本発明の第５の実施の形態にかかる適応ディジタルフィルタは、適応ディジタルフィルタの出力信号に基づいて包絡線目標値を発生するようにした点で、第４の実施の形態にかかる適応ディジタルフィルタと相違する。
包絡線目標値発生回路３５２は、第２の実施の形態と同様に図７に示されるような構成を備えており、出力信号の振幅が大きな場合には、小さな包絡線目標値を発生し、出力信号の振幅が小さな場合には、大きな包絡線目標値を発生する。
その他の構成は第４の実施の形態と同じである。また、本実施の形態の動作は、包絡線目標値発生回路３５２の動作以外、第４の実施の形態と同じである。
次に、本実施の形態の効果を説明する。
包絡線目標値発生回路３５２が発生する包絡線目標値は、適応ディジタルフィルタの出力端子から出力される出力信号の振幅が大きなときに小さくなる。出力信号が大きくなっている場合は、フィルタ部の内部におけるフィルタ係数や内部信号などの値が大きくなっている可能性が高い。包絡線目標値を小さくすることにより、フィルタ係数や内部信号の値は、小さくなる方向に変化する。すなわち、フィルタ係数や内部信号の値が一定範囲内に収まる。一定範囲を逸脱しないということは、フィルタ係数や内部信号において、オーバーフローが起きる確率が低くなるということである。したがって、第４の実施の形態と同様に、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が不要になり、演算量の削減とハードウェア規模の縮小が可能になる。
『第６の実施の形態』
図１２を参照すると、本発明の第６の実施の形態にかかる適応ディジタルフィルタは、適応ディジタルフィルタの入力信号と出力信号との双方に基づいて包絡線目標値を発生するようにした点で、第４の実施の形態にかかる適応ディジタルフィルタと相違する。
包絡線目標値発生回路３５４は、絶対値回路３０４で求められた適応ディジタルフィルタの入力信号の包絡線の値（振幅値）と絶対値回路３０８で求められた適応ディジタルフィルタの出力信号の包絡線の値（振幅値）とに基づいて、包絡線目標値を発生し、減算器３０７へと供給する。包絡線目標値発生回路３５４は、第３の実施の形態と同様に図９に示されるような構成を備えており、入力信号の振幅が小さな場合には、小さな包絡線目標値を発生し、入力信号の振幅が大きな場合には、大きな包絡線目標値を発生する。また、出力信号の振幅が大きな場合には、小さな包絡線目標値を発生し、出力信号の振幅が小さな場合には、大きな包絡線目標値を発生する。
その他の構成は第４の実施の形態と同じである。また、本実施の形態の動作は、包絡線目標値発生回路３５４の動作以外、第４の実施の形態と同じである。
次に、本実施の形態の効果を説明する。
包絡線目標値発生回路３５４が発生する包絡線目標値の性質は、第４の実施の形態における包絡線目標値発生回路３０５が発生する包絡線目標値の性質と、第５の実施の形態における包絡線目標値発生回路３５２が発生する包絡線目標値の性質とを兼ね備えているため、フィルタ係数がオーバーフローを起こす確率が低くなる。したがって、第４の実施の形態と同様に、オーバーフロー防止のためにフィルタ係数が広い範囲の値をとるようにする演算の高精度化が不要になり、演算量の削減とハードウェア規模の縮小が可能になる。
次に、前述した各実施の形態の包絡線目標値発生回路３０５，３５２，３５４の構成要素である平均化回路４０４，４０５の好適な実施例について説明する。
図１３を参照すると、平均化回路の好適な実施例において、入力端子６０１を介して入力された信号は、減算器６０２および比較器６０７へと伝達される。比較器６０７は、入力端子６０１から伝達された信号と遅延器６０５から伝達された信号とを比較し、入力端子６０１から伝達された信号が遅延器６０５から伝達された信号よりも大きな場合は、比較結果０を出力し、入力端子６０１から伝達された信号が遅延器６０５から伝達された信号よりも小さな場合は、比較結果１を出力し、出力を切替器６０８へと伝達する。なお、入力端子６０１から伝達された信号と遅延器６０５から伝達された信号とが同じ大きさの場合の出力値は任意で良い。
切替器６０８は、比較器６０７から伝達された比較結果が１である場合には、立下り係数発生器６１０から受けた立下り係数を乗算器６０３へと伝達し、また、比較結果が０である場合には、立上り係数発生器６０９から伝達された立上り係数を乗算器６０３へと伝達する。減算器６０２は、入力端子６０１から伝達された入力信号から、遅延器６０５から伝達された信号を減算し、結果を乗算器６０３へと伝達する。乗算器６０３は、減算器６０２から伝達された信号に、切替器６０８から伝達された立上り係数または立下り係数を乗じて、結果を加算器６０４へと伝達する。加算器６０４は、乗算器６０３から伝達された信号に遅延器６０５から伝達された信号を加算し、結果を遅延器６０５および出力端子６０６へと伝達する。遅延器６０５は加算器６０４から伝達された信号を１サンプル遅延し、結果を比較器６０７、加算器６０４および減算器６０２へと伝達する。出力端子６０６は、加算器６０４から伝達された信号を、入力端子６０１から入力された信号の平均化信号として出力する。
本実施例の平均化回路の特徴は、乗算器６０３に切替器６０８から供給される係数が、比較器６０７の比較結果によって切り替えられていることである。立上り係数と立下り係数は０から１の間の値をとる。立上り係数は、入力端子６０１に加わる入力信号が大きくなっていくときに、出力端子６０６に出力される平均化された出力信号が大きくなっていく速度を決定する。また、立下り係数は、入力端子６０１に加わる入力信号が小さくなっていくときに、出力端子６０６に出力される平均化された出力信号が小さくなっていく速度を決定する。換言すれば、立上り係数および立下り係数は、平均化の時定数を決定する。このため、立下り係数が立上り係数よりも大きな場合には、入力端子６０１に加わる入力信号の値が上下した場合に、出力端子６０６から出力される信号が大きくなり易く、小さくなり難くなる。逆に、立下り係数が立上り係数よりも小さな場合には、出力端子６０６から出力される信号が小さくなり易く、大きくなり難くなる。
入力信号の振幅値の平均化を行う平均化回路４０４の場合、立下り係数を大きく、立上り係数を小さく設定する。こうすると、入力信号が出力信号よりも小さな場合には平均化の時定数が短くなり、また、入力信号が出力信号よりも大きな場合には平均化の時定数が長くなる。これにより、平均化回路４０４の出力信号は小さくなり易く、大きくなり難くなる。その結果、包絡線目標値は小さくなり易く、大きくなり難くなる。包絡線目標値が小さな方が、フィルタ係数のオーバーフローが起きる確率がさらに低くなるので、望ましい結果が得られる。
他方、出力信号の振幅値の平均化を行う平均化回路４０５の場合、立下り係数を小さく、立上り係数を大きく設定する。こうすると、入力信号が出力信号よりも小さな場合には平均化の時定数が長くなり、また、入力信号が出力信号よりも大きな場合には平均化の時定数が短くなる。これにより、平均化回路４０５の出力信号は大きくなり易く、小さくなり難くなる。平均化回路４０５の出力は逆数回路４０６によって逆数に変換されるので、結果として、包絡線目標値は小さくなり易く、大きくなり難くなり、望ましい結果が得られる。
なお、図１３に示した構成以外に、同じ機能を有する平均化回路を用いた場合にも、同様の効果が得られることは明らかである。
『第７の実施の形態』
以上の各実施の形態は、フィルタ係数の変動幅を抑えるために適応ディジタルフィルタの入力信号および出力信号の少なくとも一方に基づいて包絡線目標値を制御した。包絡線目標値は減算器３０７に入力され、減算器３０７は適応ディジタルフィルタの出力信号の絶対値から包絡線目標値を減じて誤差を生成する。従って、包絡線目標値が小さいと誤差が大きく、包絡線目標値が大きいと誤差が小さくなるが、それと等価な処理は出力信号の絶対値の制御により実現できる。つまり、包絡線目標値を小さくすることと、その分だけ出力信号の絶対値を大きくすることとは等価であり、包絡線目標値を大きくすることと、その分だけ出力信号の絶対値を小さくすることとは等価である。本実施の形態はこの点に着目して、フィルタ係数の変動幅を抑えるために適応ディジタルフィルタの入力信号および出力信号の少なくとも一方に基づいて、減算器３０７に入力される絶対値回路３０８の出力を制御する。
図１４を参照すると、本発明の第７の実施の形態にかかる適応ディジタルフィルタは、絶対値回路３０４から出力される複素入力信号の振幅値を平均化した値の逆数にほぼ比例する係数を出力する係数発生器３５０と、絶対値回路３０８と減算器３０７との間に設けられ、絶対値回路３０８の出力と係数発生器３５０の出力とを乗じた結果を減算器３０７に出力する乗算器３５１とを備え、包絡線目標値発生回路３０５は予め定められた固定の包絡線目標値を出力するように構成される点で、第１の実施の形態と相違する。
図１５を参照すると、係数発生器３５０の実施例は、入力端子４０１を通じて伝達される絶対値回路３０４の出力の平均化を行う平均化回路４０４と、この平均化回路４０４の出力値の逆数を計算して出力する逆数回路４０６と、逆数回路４０６の出力値が予め定められた上限と下限の間に収まるように制限して出力端子４５０を通じて乗算器３５１に出力するリミッタ４０８とから構成されている。
第１の実施の形態では、適応ディジタルフィルタの入力信号の振幅値が小さな場合には小さい包絡線目標値を発生して減算器３０７の減算結果である誤差を大きくしたが、本実施の形態では、包絡線目標値は固定であり、その代わりに、小さな入力信号の振幅値の逆数にほぼ比例する大きな係数を絶対値回路３０８の出力に乗じることにより、減算器３０７の減算結果である誤差を大きくする。反対に、第１の実施の形態では、適応ディジタルフィルタの入力信号の振幅値が大きな場合には大きな包絡線目標値を発生して減算器３０７の減算結果である誤差を小さくしたが、本実施の形態では、包絡線目標値は固定であり、その代わりに、大きな入力信号の振幅値の逆数にほぼ比例する小さな係数を絶対値回路３０８の出力に乗じることにより、減算器３０７の減算結果である誤差を大きくする。これにより、本実施の形態は第１の実施の形態と同様の効果が奏される。
第７の実施の形態と同様に、第２乃至第６の実施の形態においても、包絡線目標値を制御する代わりに、絶対値回路３０８の出力を制御することで等価な処理を実現することが可能である。
次に、本発明の適応ディジタルフィルタをＦＭ受信機のマルチパスキャンセラに適用した実施の形態について説明する。
図１６を参照すると、本実施の形態にかかるＦＭ受信機は、アンテナ１０１、無線周波数中間周波数変換器１０２、アナログディジタル変換器１０３、自動利得制御器１０４、ヒルベルト変換器１０５、マルチパスキャンセラ１０６および復調器１０７から構成され、マルチパスキャンセラ１０６として前述の何れかの実施の形態にかかる適応ディジタルフィルタが使用されている。
アンテナ１０１で受信されたＦＭ変調波は、無線周波数中間周波数変換器１０２において、中間周波数帯域の信号に変換され、アナログディジタル変換器１０３に伝達される。アナログディジタル変換器１０３は、無線周波数中間周波数変換器１０２から伝達されたアナログ信号を適切なサンプリング周波数でサンプリングしてディジタル信号へと変換し、自動利得制御器１０４へと伝達する。自動利得制御器１０４は、包絡線の値を指標とするＣＭＡアルゴリズムに悪影響を与えない範囲で出力信号の振幅が一定範囲内に収まるような利得を乗じた結果を、ヒルベルト変換器１０５へと伝達する。
ここで、自動利得制御器１０４のゲインを高めて追従速度を速くすると、ＣＭＡアルゴリズムに必要な包絡線の変化が抑圧されてしまうため、自動利得制御器１０４のゲインを低くして追従速度を遅くする。こうすると従来は、入力信号の振幅が極端に小さくなってフィルタ係数がオーバーフローする原因となったが、本発明の場合は包絡線目標値を制御するため問題はない。
ヒルベルト変換器１０５では、自動利得制御器１０４から伝達された信号を解析信号、すなわち互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号へと変換してマルチパスキャンセラ１０６へと伝達する。マルチパスキャンセラ１０６は、ヒルベルト変換器１０５から伝達された複素入力信号が入力され、多重反射の影響を低減した信号に変換して復調器１０７へと伝達する。復調器１０７は、マルチパスキャンセラ１０６から伝達された信号のＦＭ復調を行い、音声周波数帯域の信号を出力する。なお、前述した各実施の形態の適応ディジタルフィルタの出力端子３０２からは複素出力信号が出力されるが、その実部のみを抽出して復調器１０７に出力するか、あるいはその虚部のみを抽出し符号を反転して復調器１０７に出力する。
以上、本発明の実施の形態について説明したが、本発明は以上の実施の形態にのみ限定されず、以下に述べるような各種の付加変更が可能である。
第１〜第３の実施の形態では、実部抽出回路３３５0〜３３５N-1および実部抽出回路３０９を使用したが、これらの全部または一部を虚部抽出反転回路で置換しても良い。虚部抽出反転回路とは、入力された複素信号の虚部のみを抽出し、その符号を反転させた値を出力する回路である。適応ディジタルフィルタの入力端子３０１に加わる複素入力信号は、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号としたものであるので、虚部抽出反転回路を使用しても前記の第１〜第３の実施の形態と同様の効果がある。
第１〜第３の実施の形態では、フィルタ係数はすべて実数、すなわちスカラー値としたが、演算量の削減効果は低下するものの、一部のフィルタ係数を複素数にすることも可能である。また、実部抽出回路３０９を乗算器３１０の出力側に移動したり、乗算器３１１の出力側に移動して、乗算器３１０，３１１で複素数による演算を行うようにしても良い。
前記の各実施の形態では、フィルタ部としてＦＩＲ型のフィルタを用いたが、ＩＩＲ型のフィルタを使用することもできる。
前記の実施の形態では、適応アルゴリズムとして、ＬＭＳアルゴリズムを用いたが、この他、逐次最小二乗法（Recursive Least Squares Algorithm）、最小二乗法（Least Squares Algorithm）、アフィン射影法（Affine Projection Algorithm）、勾配法（Gradient Algorithm）などの各種の適応アルゴリズムを用いることもできる。これらの適応アルゴリズムによるフィルタ係数更新の際の乗算回数が、ＬＭＳ型アルゴリズムより多い場合には、フィルタ係数を実数化したことによる演算量削減の効果はさらに大きくなる。
前記の実施の形態では、ＦＭ変調を対象したが、ＰＳＫ（Phase Shift Keying）など他の定振幅変調にも、本発明の構成が適用できることは明らかである。また、マルチレベルＣＭＡを用いれば、ＱＡＭ（Quadrature Amplitude Modulation）のような変調方式にも適用可能であることは明らかである。また、文献 C.Richard Johson, Jr.、P.Schniter、T.J.Endres、J.D.Behm,D.R. Brown、Raul A.Casas、"Blind Equalization Using the Constant Modulus Criterio n:A Review、"Proceedings of IEEE、Vol.86、No.10、Oct.1998.で示されているコンスタントモジュラスアルゴリズムのうち、出力信号が複素数であるものなどにも適用できることは明らかである。
前記の各実施の形態では、包絡線を指標とするＣＭＡを対象に説明してきたが、文献“C.Richard Johson, Jr.、P.Schniter、T.J.Endres、J.D.Behm,D.R. Brown、Raul A.Casas、"Blind Equalization Using the Constant Modulus Criterio n:A Review、"Proceedings of IEEE、Vol.86、No.10、Oct.1998.”に示されるように、他の統計量を指標とした場合にも、本発明が適用できることは明らかである。
本発明の適応ディジタルフィルタは、その有する機能を個別部品、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）などを使用してハードウェア的に実現することは勿論、ＤＰＳ（Digital Signal Processor)などのコンピュータとプログラムとで実現することができる。プログラムは、磁気ディスクや半導体メモリ等のコンピュータ可読記録媒体に記録されて提供され、コンピュータの立ち上げ時などにコンピュータに読み取られ、そのコンピュータの動作を制御することにより、そのコンピュータを前述した各実施の形態における適応ディジタルフィルタとして機能させる。
以上のように、本発明にかかる適応ディジタルフィルタは、ＣＭＡアルゴリズムを用いた適応ディジタルフィルタとして有用であり、特に、ＦＭ受信機のマルチパス等化器に用いるのに適している。

Claims (28)

  1. 入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力するフィルタ部と、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する係数制御部とを備える適応ディジタルフィルタ。
  2. 一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力するフィルタ部と、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する係数制御部とを備える適応ディジタルフィルタ。
  3. 入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力するフィルタ部と、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う係数制御部とを備える適応ディジタルフィルタ。
  4. 一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力するフィルタ部と、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う係数制御部とを備える適応ディジタルフィルタ。
  5. 前記係数制御部は、前記目標信号を前記入力信号の振幅に基づいて制御する場合に、前記入力信号の振幅が小さくなっていくときに前記目標信号を小さくしていき、前記入力信号の振幅が大きくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする請求項１乃至４の何れか１項に記載の適応ディジタルフィルタ。
  6. 前記係数制御部は、前記目標信号を前記出力信号の振幅に基づいて制御する場合に、前記出力信号の振幅が大きくなっていくときに前記目標信号を小さくしていき、前記出力信号の振幅が小さくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする請求項１乃至４の何れか１項に記載の適応ディジタルフィルタ。
  7. 前記係数制御部は、前記出力信号の包絡線の値を前記指標値とすることを特徴とする請求項１乃至６の何れか１項に記載の適応ディジタルフィルタ。
  8. 前記係数制御部は、
    前記目標信号を制御し、前記出力信号の包絡線の値と前記目標信号との誤差に応じた信号を生成して出力する共通部と、
    前記フィルタ部における前記畳み込み演算用の各乗算器毎に設けられ、対応する乗算器に入力される信号と前記共通部から入力される前記信号と現在のフィルタ係数とに基づいて次サンプリング周期で使用するフィルタ係数を算出する複数の個別部とを含むことを特徴とする請求項７記載の適応ディジタルフィルタ。
  9. 前記係数制御部は、前記目標信号を制御する代わりに、それと等価な制御を前記出力信号から導出した指標値に対して実施することを特徴とする請求項１乃至８の何れか１項に記載の適応ディジタルフィルタ。
  10. 請求項１乃至９の何れか１項に記載された適応ディジタルフィルタを用いたＦＭ受信機であって、
    中間周波数に変換されディジタル化されたＦＭ変調信号をヒルベルト変換して生成した複素信号を前記適応ディジタルフィルタに入力するヒルベルト変換器を備えるＦＭ受信機。
  11. 入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力する第１のステップと、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する第２のステップとを含む信号処理方法。
  12. 一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力する第１のステップと、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する第２のステップとを含む信号処理方法。
  13. 入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力する第１のステップと、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う第２のステップとを含む信号処理方法。
  14. 一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力する第１のステップと、
    前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う第２のステップとを含む信号処理方法。
  15. 前記第２のステップにおいては、前記目標信号を前記入力信号の振幅に基づいて制御する場合に、前記入力信号の振幅が小さくなっていくときに前記目標信号を小さくしていき、前記入力信号の振幅が大きくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする請求項１１乃至１４の何れか１項に記載の信号処理方法。
  16. 前記第２のステップにおいては、前記目標信号を前記出力信号の振幅に基づいて制御する場合に、前記出力信号の振幅が大きくなっていくときに前記目標信号を小さくしていき、前記出力信号の振幅が小さくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする請求項１１乃至１４の何れか１項に記載の信号処理方法。
  17. 前記第２のステップにおいては、前記出力信号の包絡線の値を前記指標値とすることを特徴とする請求項１１乃至１６の何れか１項に記載の信号処理方法。
  18. 前記第２のステップは、
    前記目標信号を制御し、前記出力信号の包絡線の値と前記目標信号との誤差に応じた信号を生成して出力する共通処理と、
    前記畳み込み演算用の各乗算器毎に設けられ、対応する乗算器に入力される信号と前記共通処理から出力された前記信号と現在のフィルタ係数とに基づいて次サンプリング周期で使用するフィルタ係数を算出する複数の個別処理とを含むことを特徴とする請求項１７記載の信号処理方法。
  19. 前記目標信号を制御する代わりに、それと等価な制御を前記出力信号から導出した指標値に対して実施することを特徴とする請求項１１乃至１８の何れか１項に記載の信号処理方法。
  20. コンピュータを、入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力するフィルタ部、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する係数制御部、として機能させるためのプログラム。
  21. コンピュータを、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力するフィルタ部、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記入力信号および前記出力信号の少なくとも一方に基づいて前記目標信号を制御する係数制御部、として機能させるためのプログラム。
  22. コンピュータを、入力信号とフィルタ係数との畳み込み演算によって出力信号を生成して出力するフィルタ部、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記フィルタ係数の変動幅を抑えるために前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う係数制御部、として機能させるためのプログラム。
  23. コンピュータを、一つの実信号から生成した互いに位相が９０度ずれた２つの信号の一方を実部に他方を虚部に持つ複素信号を入力信号とし、該入力信号と実信号のフィルタ係数との畳み込み演算によって複素信号の出力信号を生成して出力するフィルタ部、前記出力信号から導出した指標値と目標信号との誤差に基づいて前記フィルタ係数を制御し、且つ前記目標信号を前記入力信号の振幅にほぼ比例させる制御を行う係数制御部、として機能させるためのプログラム。
  24. 前記係数制御部は、前記目標信号を前記入力信号の振幅に基づいて制御する場合に、前記入力信号の振幅が小さくなっていくときに前記目標信号を小さくしていき、前記入力信号の振幅が大きくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする請求項２０乃至２３の何れか１項に記載のプログラム。
  25. 前記係数制御部は、前記目標信号を前記出力信号の振幅に基づいて制御する場合に、前記出力信号の振幅が大きくなっていくときに前記目標信号を小さくしていき、前記出力信号の振幅が小さくなっていくときに前記目標信号を大きくしていき、且つ、前記目標信号を小さくする速度を前記目標信号を大きくする速度よりも速くすることを特徴とする請求項２０乃至２３の何れか１項に記載のプログラム。
  26. 前記係数制御部は、前記出力信号の包絡線の値を前記指標値とすることを特徴とする請求項２０乃至２５の何れか１項に記載のプログラム。
  27. 前記係数制御部は、前記目標信号を制御し、前記出力信号の包絡線の値と前記目標信号との誤差に応じた信号を生成して出力する共通部と、前記フィルタ部における前記畳み込み演算用の各乗算器毎に設けられ、対応する乗算器に入力される信号と前記共通部から入力される前記信号と現在のフィルタ係数とに基づいて次サンプリング周期で使用するフィルタ係数を算出する複数の個別部とを含むことを特徴とする請求項２６記載のプログラム。
  28. 前記係数制御部は、前記目標信号を制御する代わりに、それと等価な制御を前記出力信号から導出した指標値に対して実施することを特徴とする請求項２０乃至２７の何れか１項に記載のプログラム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007010678A1 (ja) * 2005-07-15 2007-01-25 Nec Corporation 適応ディジタルフィルタ、ｆｍ受信機、信号処理方法、およびプログラム
US20100119009A1 (en) * 2008-11-11 2010-05-13 Flexiradio, Llc Programmable wide band digital receiver/transmitter
WO2013018084A1 (en) * 2011-08-04 2013-02-07 Michael Bank A single-wire electric system
WO2013125173A1 (ja) 2012-02-20 2013-08-29 日本電気株式会社 ディジタルフィルタ回路、ディジタルフィルタ処理方法及びディジタルフィルタ処理プログラム記憶媒体

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4797950A (en) * 1986-11-10 1989-01-10 Kenneth Rilling Multipath reduction system
EP0420269A3 (en) * 1989-09-28 1992-12-30 Fujitsu Limited Adaptive digital filter including low-pass filter
JP3464535B2 (ja) 1994-08-12 2003-11-10 シャープ株式会社 適応型ディジタルフィルタ
JPH09162783A (ja) * 1995-12-01 1997-06-20 Matsushita Electric Ind Co Ltd 自動等化器
JP2850814B2 (ja) * 1995-12-15 1999-01-27 日本電気株式会社 適応フィルタによる未知システム同定の方法及び装置
JPH09294095A (ja) * 1996-04-26 1997-11-11 Oki Electric Ind Co Ltd 適応等化器
JPH10313260A (ja) * 1997-05-13 1998-11-24 Matsushita Electric Ind Co Ltd 受信装置
JP3159176B2 (ja) * 1998-06-11 2001-04-23 日本電気株式会社 帯域分割適応フィルタによる未知システム同定方法及び装置
DE69939796D1 (de) * 1998-07-16 2008-12-11 Matsushita Electric Ind Co Ltd Lärmkontrolleanordnung
JP3859386B2 (ja) 1999-03-31 2006-12-20 三菱電機株式会社 波形等化器、波形等化装置及び受信装置
KR100320213B1 (ko) * 2000-02-12 2002-01-10 구자홍 리얼 및 콤플렉스 겸용 채널 등화기
JP3977661B2 (ja) 2002-02-26 2007-09-19 株式会社メガチップス フィルタ係数変換方法、フィルタ係数変換装置
JP4205509B2 (ja) * 2003-08-19 2009-01-07 パイオニア株式会社 マルチパスひずみ除去フィルタ
JP4263586B2 (ja) 2003-12-03 2009-05-13 パイオニア株式会社 マルチパス除去フィルタ

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