JPWO2004109628A1 - アレイ基板の検査方法 - Google Patents
アレイ基板の検査方法 Download PDFInfo
- Publication number
- JPWO2004109628A1 JPWO2004109628A1 JP2005506816A JP2005506816A JPWO2004109628A1 JP WO2004109628 A1 JPWO2004109628 A1 JP WO2004109628A1 JP 2005506816 A JP2005506816 A JP 2005506816A JP 2005506816 A JP2005506816 A JP 2005506816A JP WO2004109628 A1 JPWO2004109628 A1 JP WO2004109628A1
- Authority
- JP
- Japan
- Prior art keywords
- array substrate
- signal
- substrate
- driving circuit
- pixel electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N23/00—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00
- G01N23/22—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material
- G01N23/225—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material using electron or ion
- G01N23/2251—Investigating or analysing materials by the use of wave or particle radiation, e.g. X-rays or neutrons, not covered by groups G01N3/00 – G01N17/00, G01N21/00 or G01N22/00 by measuring secondary emission from the material using electron or ion using incident electron beams, e.g. scanning electron microscopy [SEM]
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
Abstract
走査線駆動回路および信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部に電気信号を供給し、この駆動回路部を動作させ、画素電極に電荷をチャージする(S2)。電荷がチャージされた画素電極に電子ビームを照射し、この電子ビームが照射された画素電極から放出される2次電子の情報によってこの画素電極に関して検査する(S3)。駆動回路部に電気信号を供給する際は、電気信号供給パッドを介して供給する。電気信号供給パッドに供給された電気信号は、前記電気信号供給パッドから分岐して駆動回路部内の異なる領域に供給される。
Description
この発明は、液晶表示パネルの構成部品であるアレイ基板を検査するアレイ基板の検査方法に関する。
液晶表示パネルは、ノート型パーソナルコンピュータ(ノートPC)のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示パネルは、複数の画素電極がマトリクス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。
アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、およびこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。
アレイ基板のタイプとして、2つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線および信号線の駆動回路をアレイ基板に組み込むことができる。
上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法および検査装置としては、特開平11−271177号公報、特開2000−3142号公報、U.S.P.5,268,638に開示された技術がある。
特開平11−271177号公報は、アモルファスタイプのLCD基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、LCD基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開2000−3142号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される2次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。U.S.P.5,268,638の技術でも、電子ビームを画素電極に照射したときに放出される2次電子を利用するものである。
アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、およびこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。
アレイ基板のタイプとして、2つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線および信号線の駆動回路をアレイ基板に組み込むことができる。
上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法および検査装置としては、特開平11−271177号公報、特開2000−3142号公報、U.S.P.5,268,638に開示された技術がある。
特開平11−271177号公報は、アモルファスタイプのLCD基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、LCD基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開2000−3142号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される2次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。U.S.P.5,268,638の技術でも、電子ビームを画素電極に照射したときに放出される2次電子を利用するものである。
ところで液晶表示パネルの製品価格は、その製造設備のコストも大きな影響を受ける。製造設備には、上記した検査方法および検査装置が必須であるが、検査装置の設計変更、修正などは多大な費用がかかることになる。
この発明は以上の点に鑑みなされたもので、その目的は、検査装置の設計変更や修正の機会を低減し、ひいては液晶表示パネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することにある。
上記課題を解決するため、本発明の態様に係るアレイ基板の検査方法は、基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、前記基板上に形成された電気信号供給パッドと、を備えたアレイ基板の検査方法において、前記駆動回路部に電気信号を供給し、前記駆動回路部を動作させ、前記画素電極に電荷をチャージし、電荷がチャージされた前記画素電極に電子ビームを照射し、電子ビームが照射された前記画素電極から放出される2次電子の情報によって前記画素電極に関して検査し、前記駆動回路部への電気信号の供給は、前記電気信号供給パッドを介して行い、前記電気信号は、前記電気信号供給パッドから分岐して前記駆動回路部内の異なる領域に供給される。
この発明は以上の点に鑑みなされたもので、その目的は、検査装置の設計変更や修正の機会を低減し、ひいては液晶表示パネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することにある。
上記課題を解決するため、本発明の態様に係るアレイ基板の検査方法は、基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、前記基板上に形成された電気信号供給パッドと、を備えたアレイ基板の検査方法において、前記駆動回路部に電気信号を供給し、前記駆動回路部を動作させ、前記画素電極に電荷をチャージし、電荷がチャージされた前記画素電極に電子ビームを照射し、電子ビームが照射された前記画素電極から放出される2次電子の情報によって前記画素電極に関して検査し、前記駆動回路部への電気信号の供給は、前記電気信号供給パッドを介して行い、前記電気信号は、前記電気信号供給パッドから分岐して前記駆動回路部内の異なる領域に供給される。
図1はアレイ基板の検査方法を説明するためのフローチャートである。
図2はアレイ基板を備えた液晶表示パネルの概略断面図である。
図3は図2に示した液晶表示パネルの一部を示す斜視図である。
図4はマザー基板を利用して構成されたアレイ基板の配列例を示す平面図である。
図5は図4に示したアレイ基板のアレイ基板メイン領域の概略平面図である。
図6は図5に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
図7は図6に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
図8は電子ビームテスタを含むアレイ基板の検査装置の概略構成図である。
図9は検査対象となるアレイ基板の端部の例を示す平面図である。
図10はアレイ基板のアレイ基板メイン領域の変形例を示す概略平面図である。
図2はアレイ基板を備えた液晶表示パネルの概略断面図である。
図3は図2に示した液晶表示パネルの一部を示す斜視図である。
図4はマザー基板を利用して構成されたアレイ基板の配列例を示す平面図である。
図5は図4に示したアレイ基板のアレイ基板メイン領域の概略平面図である。
図6は図5に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
図7は図6に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
図8は電子ビームテスタを含むアレイ基板の検査装置の概略構成図である。
図9は検査対象となるアレイ基板の端部の例を示す平面図である。
図10はアレイ基板のアレイ基板メイン領域の変形例を示す概略平面図である。
以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の検査方法について詳細に説明する。始めに、ポリシリコンタイプのアレイ基板を備えた液晶表示パネルについて説明する。本実施の形態において、ポリシリコンタイプのアレイ基板を、アレイ基板101として説明する。
図2および図3に示すように、液晶表示パネルは、アレイ基板101と、このアレイ基板に所定の隙間を保持して対向配置された対向基板102と、これら両基板に狭持された液晶層103とを備えている。アレイ基板101および対向基板102は、スペーサとして柱状スペーサ127により所定の隙間を保持している。アレイ基板101および対向基板102の周縁部同士はシール材160で接合され、シール材の一部に形成された液晶注入口161は封止材162で封止されている。
次に、図4を参照して、アレイ基板101について詳述する。図4には、アレイ基板より大きな寸法の基板としてのマザー基板100を示し、このマザー基板を利用して4つのアレイ基板101が構成された例を示している。このように、アレイ基板101を形成する際、一般に、マザー基板100を用いて形成されている。
次に、図4に示した1つのアレイ基板101を代表してその構成を説明する。アレイ基板101は、アレイ基板メイン領域101aおよびアレイ基板サブ領域101bを有するが、ここではアレイ基板メイン領域101aについて詳しく説明する。なお、アレイ基板サブ領域101bについては、後で詳しく説明する。
図5に示すように、アレイ基板101上の画素領域30には、複数の画素電極Pがマトリクス状に配置されている。アレイ基板101は、画素電極Pに加えて、これら画素電極Pの行に沿って配置された複数の走査線Y、これら画素電極Pの列に沿って配置された複数の信号線Xを備えている。アレイ基板101は、走査線Yおよび信号線Xの交差部近傍に配置されたスイッチング素子としての薄膜トランジスタ(以下、TFTと称する)SWを有している。アレイ基板101は、駆動回路部として、複数の走査線Yを駆動する走査線駆動回路40を有している。
走査線駆動回路40は基板上の複数個所に作り込まれている。本実施の形態において、走査線駆動回路40は、画素領域30の左右両側に配置されており、例えば奇数行目の走査線Yが左側の走査線駆動回路40に、偶数行目の走査線Yが右側の走査線駆動回路40にそれぞれ接続されている。
各TFTSWは、走査線Yを介して駆動された時に信号線Xの信号電圧を画素電極Pに印加する。走査線駆動回路40は、アレイ基板101上に作り込まれ、画素領域30の外側領域に配置されている。また、走査線駆動回路40は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
更に、アレイ基板101は、アレイ基板メイン領域101aのエッジラインの一側に沿って並ぶとともに、走査線駆動回路40および信号線Xに接続される複数の端子からなるパッド群PDpを備えている。パッド群PDpは、それぞれ異なる信号を入力するために用いられる他、検査用の信号を入出力するために用いられる。アレイ基板101は、マザー基板100を、例えばアレイ基板のエッジe(図4)に沿って切断することにより互いに分離され切出される。
次に、図6および図7を参照して、液晶表示パネルの画素領域30の一部をとり出して更に説明する。図6はアレイ基板の画素領域30を拡大して示す平面図、図7は液晶表示パネルの画素領域を拡大して示す断面図である。アレイ基板101はガラス基板等の透明な絶縁基板としての基板111を有している。基板111上には、複数の信号線X、および複数の走査線Yがマトリクス状に配置され、信号線と走査線との各交差部近傍にTFTSW(図6の円171で囲む部分参照)が設けられている。
TFTSWは、ポリシリコンで形成されソース/ドレイン領域112a、112bを有した半導体膜112と、走査線Yの一部を延在したゲート電極115bと、を有している。
また、基板111上には、補助容量素子131を形成するストライプ状の補助容量線116が複数形成され、走査線Yと平行に延びている。この部分に画素電極Pが形成されている(図6の円172で囲む部分と図7参照)。
詳細に述べると、基板111上には、半導体膜112と、補助容量下部電極113と、が形成され、これら半導体膜および補助容量下部電極を含む基板上にゲート絶縁膜114が成膜されている。ここで、補助容量下部電極113は、半導体膜112と同様ポリシリコンで形成されている。ゲート絶縁膜114上に、走査線Y、ゲート電極115b、および補助容量線116が配設されている。補助容量線116および補助容量下部電極113はゲート絶縁膜114を介し対向配置されている。走査線Y、ゲート電極115b、および補助容量線116を含むゲート絶縁膜114上には層間絶縁膜117が成膜されている。
層間絶縁膜117上には、コンタクト電極121および信号線Xが形成されている。コンタクト電極121は、それぞれコンタクトホールを介して、半導体膜112のソース/ドレイン領域112aおよび画素電極Pにそれぞれ接続されている。コンタクト電極121は補助容量下部電極113に接続されている。信号線Xはコンタクトホールを介して、半導体膜のソース/ドレイン領域112bと接続されている。
コンタクト電極121、信号線X、および層間絶縁膜117に重ねて保護絶縁膜122が形成されている。保護絶縁膜122上には、それぞれストライプ状の緑色の着色層124G、赤色の着色層124R、および青色の着色層124Bが隣接し交互に並んで配設されている。着色層124G、124R、124Bはカラーフィルタを構成している。
着色層124G、124R、124B上には、ITO(インジウム・すず酸化物)等の透明な導電膜により画素電極Pがそれぞれ形成されている。各画素電極Pは、着色層および保護絶縁膜122に形成されたコンタクトホール125を介してコンタクト電極121に接続されている。画素電極Pの周縁部は、補助容量線116および信号線Xに重なっている。ここで、画素電極Pに接続された補助容量素子131は、電荷を蓄積する補助容量として機能する。
着色層124R、124G上には、柱状スペーサ127(図6参照)が形成されている。全てを図示しないが、柱状スペーサ127は各着色層上に所望の密度で複数本形成されている。着色層124G、124R、124Bおよび画素電極P上には、配向膜128が形成されている。対向基板102は、透明な絶縁基板として基板151を有している。この基板151上には、ITO等の透明材料で形成された対向電極152、および配向膜153が順次形成されている。
図8を参照して、電子ビームテスタ(以下、EBテスタと称する)を用いたアレイ基板101の検査方法について説明する。この検査は、基板上に画素電極Pを形成した後であり、かつ、マザー基板100からアレイ基板101をそのエッジeに沿って切断する前に行なわれる。
まず、アレイ基板101の検査に用いる検査装置の構成を説明する。この検査装置にはEBテスタが設けられている。信号発生器および信号解析器302に接続される複数のプローブは対応する複数のパッド201に接続されている。信号発生器および信号解析器302から出力される電気信号としての駆動信号はプローブおよびパッド201を介して画素部203に供給され、画素電極Pに電荷がチャージされている。駆動信号が画素部203に供給された後、その画素部の画素電極Pには、電子線源301から放出される電子ビームEBが照射される。この照射によって画素電極Pの電圧を表す2次電子SEが放出され、この2次電子SEは、電子検出器DEで検出される。2次電子SEは、放出される個所の電圧に比例する。電子検出器DEで検出した2次電子の情報は、画素部203の解析のために信号発生器および信号解析器302に送られる。ここで、2次電子の情報は、画素部203の状態を示している。これにより、各画素部203の画素電極Pに関して検査することが可能である。つまり画素部203に欠陥がある場合、EBテスタによってその欠陥を検出することができる。ここで画素部203の欠陥とは、画素電極P自体の不良だけではなく、画素電極Pに接続されているTFTSWの不良、画素電極Pを含む補助容量素子131の不良等々、画素電極に関する素子の欠陥を意味する。
図9には、検査対象となるアレイ基板101の端部の例を示している。アレイ基板101はアレイ基板メイン領域101aと、このアレイ基板メイン領域の外側であるアレイ基板サブ領域とを有している。なお、アレイ基板サブ領域101bは、検査後、切り取り線e2に沿って例えばスクライブラインを引くことにより切り取られる。
アレイ基板メイン領域101aのパッド群PDpは、配線を介して図5に示した走査線駆動回路40および信号線Xにそれぞれ接続されている。この領域に配置されたパッド群PDpを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。
ロジック端子は、端子CLKおよび端子STを有している。これら端子CLK、および端子STに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路40に入力する信号である。本実施の形態においては、走査線駆動回路40は画素領域30の左右両側に配置されているので、パッド群PDpは、端子STおよび端子CLK等はそれぞれ2個ある。
検査端子は、シリアルアウト端子s/oである。シリアルアウト端子s/oはクロック端子CLKおよびスタートパルス端子STと同様2個ある。シリアルアウト端子s/oから出力される信号は、スタートパルス信号に応答する走査線駆動回路40のシフトレジスタ(s/r)から出力されるシリアル出力である。
電源端子は端子VDD、および端子VSSの2つに分類される。端子VDDおよび端子VSSに入力される信号は、ハイレベル用の電源およびロウレベル用の電源である。なお、端子VDDおよび端子VSSは、端子CLKと同様、それぞれ2個存在する。信号入力端子としては、端子VIDEOである。端子VIDEOに入力される信号は、例えば映像信号である。ここで、端子VIDEOは、数百から数千の端子であり、パッド群PDpの大きな割合を占めている。
一方、アレイ基板サブ領域101bのエッジには接続パッド群CPDpが設けられている。この接続パッド群CPDpは複数の電気信号供給パッドで構成され、配線を介してアレイ基板メイン領域101a側のパッド群PDpと接続されている。このため、電気信号供給パッドに供給された駆動信号は、電気信号供給パッドから分岐して走査線駆動回路40内の異なる領域に供給される。ここで言う駆動信号とは、クロック信号およびスタートパルス信号の他、ハイレベル用の電源およびロウレベル用の電源も含んでいる。
パッド群PDpは、同一または同種の信号が入力される端子毎に分類され、複数の端子グループとされる。この端子グループ毎に、共通の接続パッド群CPDpが用意されている。同一の信号が入力される端子を大まかに分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。共通端子は、クロック用の共通端子cCLK、ハイレベル用の共通端子cVDD、ロウレベル用の共通端子cVSS、および映像信号用の共通端子cVIDEOである。これらの共通端子cCLK、共通端子cVDD、共通端子cVSS、および共通端子cVIDEOが、アレイ基板サブ領域101bのエッジeに配列されており、対応するアレイ基板メイン領域101aのパッド群PDpに配線を介して接続されている。
次に、上述した接続パッド群CPDpと、パッド群PDpと、の接続関係をより詳しく説明する。アレイ基板メイン領域101a側の端子STおよび端子s/oは、配線を介し、それぞれアレイ基板サブ領域101b側の従属端子dSTおよび従属端子ds/oと接続されている。アレイ基板メイン領域101a側の複数の端子CLKは、同じ分類に属するから、共通端子cCLKに共通して接続されている。アレイ基板メイン領域101a側の複数の端子VDDは、同じ分類に属するから、共通端子cVDDに接続されている。アレイ基板メイン領域101a側の複数の端子VSSは、同じ分類に属するから、共通端子cVSSに接続されている。アレイ基板メイン領域101a側の複数の端子VIDEOは、同じ分類に属するから、アレイ基板サブ領域101b側の共通端子cVIDEOに接続されている。
複数の端子VIDEOは1つの共通端子cVIDEOに接続される構成としたが、少数の共通端子に接続される構成であれば良い。これにより、アレイ基板サブ領域101bに設けられた接続パッド群CPDpのパッド数は、アレイ基板メイン領域101aに設けられたパッド群PDpのパッド数に比べて格段と低減される。
以上のように構成されたアレイ基板101の画素部203をEBテスタにより検査する際、アレイ基板101の有する接続パッド群CPDpの各パッドにプローブを接続し、このプローブを介して走査線駆動回路40に駆動信号を供給する。これにより、走査線駆動回路40を動作させ、画素部203の補助容量に電荷を蓄積する。すなわち、画素電極Pに電荷がチャージされる。そして電荷が蓄積された後、各画素部203の画素電極Pに電子ビームを照射する。電子ビームが照射された画素電極Pから放出される2次電子を検出する。これにより、各画素部203の欠陥の有無を検査する。
図1には、上記したアレイ基板101を検査するときのプロセスを概略的に示している。検査が開始されると(ステップS1)、図示しない真空チャンバー内にアレイ基板101が搬入され、パッド群CPDpを通じて画素部203の補助容量に電荷がチャージされる(ステップS2)。次いで、EBテスタにより各画素部203が走査され、放出された2次電子が測定され(ステップS3)、画素部の電圧が正常か否かを判定する(ステップS4)。さらに走査線駆動回路40の検査(ステップS3)を行っても良い。走査線駆動回路40の検査は電気的に行うことができる。即ち、パッドから電気信号を入力し走査線駆動回路40を流れた電気信号を端子s/oから出力し、この出力を解析することにより走査線駆動回路の検査を行うことができる。ここで画素部203の検査と走査線駆動回路40の検査は同時に行っても、順番に行ってもよい。順番に行う場合は、走査線駆動回路40の検査を先に行い、不良発生時には後の検査を省くことで検査時間を短縮させることが可能である。不備のアレイ基板101が検出された場合には、リペアまたは破棄される。良好なアレイ基板101の場合は、次の工程へ送られ、アレイ基板サブ領域101bの切り取りが行なわれ(ステップS5)、検査が終了する(ステップS6)。
以上のように構成された、アレイ基板の検査方法および装置によれば、接続パッド群CPDpのパッド数は少ないため、検査装置のプローブ数も少ない。これにより、検査装置のコストが低減され、良好な検査を行うことができる。
接続パッド群CPDpを構成する端子の配列をプローブの配列に合わせて配置することにより、アレイ基板メイン領域101aのパッド群PDpや、このパッドの配置が変更されたとしても、接続パッド群CPDpの配列を強制的に検査装置のプローブの配列になるように形成することができる。これにより、検査装置とアレイ基板との相互の組み合せ形態を工夫することにより、検査装置の融通性を拡大することができる。上記したことから、検査装置の設計変更や修正の機会を低減し、ひいてはパネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することができる。
アレイ基板メイン領域101aの回路構成の設計が変更されたとしても、アレイ基板サブ領域101bのパッド群CPDpの配列構成を同じパターンに維持することで、検査装置の設計変更や修正を行う必要がない。
EBテスタを用いてアレイ基板101の検査を行なうことにより、画素部203の欠陥の有無を発見することができる。これにより、不良の液晶表示パネルの製品流出を抑制することができる。
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、図10に示すように、アレイ基板101上の画素領域30の外側領域に、駆動回路部として、走査線駆動回路40および複数の信号線を駆動する信号線駆動回路50を作り込んでも良い。信号線駆動回路50は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
信号線駆動回路50はパッド群PDpを介して接続パッド群CPDpに接続されている。このため、接続パッド群CPDpを構成する電気信号供給パッドに供給された電気信号としての映像信号は、電気信号供給パッドから分岐して信号線駆動回路50内の異なる領域に供給される。接続パッド群CPDpは信号線駆動回路50に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路50に入力されると、信号線駆動回路50を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路50が正常か否かを判別する。
上記したことから、走査線駆動回路40および信号線駆動回路50を電気的に検査することができる。走査線駆動回路40および信号線駆動回路50に駆動信号を供給することにより、画素電極Pに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。
検査対象となるアレイ基板101は、基板上に作り込まれ、走査線Yに駆動信号を供給する走査線駆動回路40および信号線Xに駆動信号を供給する信号線駆動回路50の少なくとも一方の駆動回路を含む駆動回路を有していれば良い。走査線駆動回路40および信号線駆動回路50を構成するTFTはポリシリコンを用いたものでなくても良い。
図2および図3に示すように、液晶表示パネルは、アレイ基板101と、このアレイ基板に所定の隙間を保持して対向配置された対向基板102と、これら両基板に狭持された液晶層103とを備えている。アレイ基板101および対向基板102は、スペーサとして柱状スペーサ127により所定の隙間を保持している。アレイ基板101および対向基板102の周縁部同士はシール材160で接合され、シール材の一部に形成された液晶注入口161は封止材162で封止されている。
次に、図4を参照して、アレイ基板101について詳述する。図4には、アレイ基板より大きな寸法の基板としてのマザー基板100を示し、このマザー基板を利用して4つのアレイ基板101が構成された例を示している。このように、アレイ基板101を形成する際、一般に、マザー基板100を用いて形成されている。
次に、図4に示した1つのアレイ基板101を代表してその構成を説明する。アレイ基板101は、アレイ基板メイン領域101aおよびアレイ基板サブ領域101bを有するが、ここではアレイ基板メイン領域101aについて詳しく説明する。なお、アレイ基板サブ領域101bについては、後で詳しく説明する。
図5に示すように、アレイ基板101上の画素領域30には、複数の画素電極Pがマトリクス状に配置されている。アレイ基板101は、画素電極Pに加えて、これら画素電極Pの行に沿って配置された複数の走査線Y、これら画素電極Pの列に沿って配置された複数の信号線Xを備えている。アレイ基板101は、走査線Yおよび信号線Xの交差部近傍に配置されたスイッチング素子としての薄膜トランジスタ(以下、TFTと称する)SWを有している。アレイ基板101は、駆動回路部として、複数の走査線Yを駆動する走査線駆動回路40を有している。
走査線駆動回路40は基板上の複数個所に作り込まれている。本実施の形態において、走査線駆動回路40は、画素領域30の左右両側に配置されており、例えば奇数行目の走査線Yが左側の走査線駆動回路40に、偶数行目の走査線Yが右側の走査線駆動回路40にそれぞれ接続されている。
各TFTSWは、走査線Yを介して駆動された時に信号線Xの信号電圧を画素電極Pに印加する。走査線駆動回路40は、アレイ基板101上に作り込まれ、画素領域30の外側領域に配置されている。また、走査線駆動回路40は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
更に、アレイ基板101は、アレイ基板メイン領域101aのエッジラインの一側に沿って並ぶとともに、走査線駆動回路40および信号線Xに接続される複数の端子からなるパッド群PDpを備えている。パッド群PDpは、それぞれ異なる信号を入力するために用いられる他、検査用の信号を入出力するために用いられる。アレイ基板101は、マザー基板100を、例えばアレイ基板のエッジe(図4)に沿って切断することにより互いに分離され切出される。
次に、図6および図7を参照して、液晶表示パネルの画素領域30の一部をとり出して更に説明する。図6はアレイ基板の画素領域30を拡大して示す平面図、図7は液晶表示パネルの画素領域を拡大して示す断面図である。アレイ基板101はガラス基板等の透明な絶縁基板としての基板111を有している。基板111上には、複数の信号線X、および複数の走査線Yがマトリクス状に配置され、信号線と走査線との各交差部近傍にTFTSW(図6の円171で囲む部分参照)が設けられている。
TFTSWは、ポリシリコンで形成されソース/ドレイン領域112a、112bを有した半導体膜112と、走査線Yの一部を延在したゲート電極115bと、を有している。
また、基板111上には、補助容量素子131を形成するストライプ状の補助容量線116が複数形成され、走査線Yと平行に延びている。この部分に画素電極Pが形成されている(図6の円172で囲む部分と図7参照)。
詳細に述べると、基板111上には、半導体膜112と、補助容量下部電極113と、が形成され、これら半導体膜および補助容量下部電極を含む基板上にゲート絶縁膜114が成膜されている。ここで、補助容量下部電極113は、半導体膜112と同様ポリシリコンで形成されている。ゲート絶縁膜114上に、走査線Y、ゲート電極115b、および補助容量線116が配設されている。補助容量線116および補助容量下部電極113はゲート絶縁膜114を介し対向配置されている。走査線Y、ゲート電極115b、および補助容量線116を含むゲート絶縁膜114上には層間絶縁膜117が成膜されている。
層間絶縁膜117上には、コンタクト電極121および信号線Xが形成されている。コンタクト電極121は、それぞれコンタクトホールを介して、半導体膜112のソース/ドレイン領域112aおよび画素電極Pにそれぞれ接続されている。コンタクト電極121は補助容量下部電極113に接続されている。信号線Xはコンタクトホールを介して、半導体膜のソース/ドレイン領域112bと接続されている。
コンタクト電極121、信号線X、および層間絶縁膜117に重ねて保護絶縁膜122が形成されている。保護絶縁膜122上には、それぞれストライプ状の緑色の着色層124G、赤色の着色層124R、および青色の着色層124Bが隣接し交互に並んで配設されている。着色層124G、124R、124Bはカラーフィルタを構成している。
着色層124G、124R、124B上には、ITO(インジウム・すず酸化物)等の透明な導電膜により画素電極Pがそれぞれ形成されている。各画素電極Pは、着色層および保護絶縁膜122に形成されたコンタクトホール125を介してコンタクト電極121に接続されている。画素電極Pの周縁部は、補助容量線116および信号線Xに重なっている。ここで、画素電極Pに接続された補助容量素子131は、電荷を蓄積する補助容量として機能する。
着色層124R、124G上には、柱状スペーサ127(図6参照)が形成されている。全てを図示しないが、柱状スペーサ127は各着色層上に所望の密度で複数本形成されている。着色層124G、124R、124Bおよび画素電極P上には、配向膜128が形成されている。対向基板102は、透明な絶縁基板として基板151を有している。この基板151上には、ITO等の透明材料で形成された対向電極152、および配向膜153が順次形成されている。
図8を参照して、電子ビームテスタ(以下、EBテスタと称する)を用いたアレイ基板101の検査方法について説明する。この検査は、基板上に画素電極Pを形成した後であり、かつ、マザー基板100からアレイ基板101をそのエッジeに沿って切断する前に行なわれる。
まず、アレイ基板101の検査に用いる検査装置の構成を説明する。この検査装置にはEBテスタが設けられている。信号発生器および信号解析器302に接続される複数のプローブは対応する複数のパッド201に接続されている。信号発生器および信号解析器302から出力される電気信号としての駆動信号はプローブおよびパッド201を介して画素部203に供給され、画素電極Pに電荷がチャージされている。駆動信号が画素部203に供給された後、その画素部の画素電極Pには、電子線源301から放出される電子ビームEBが照射される。この照射によって画素電極Pの電圧を表す2次電子SEが放出され、この2次電子SEは、電子検出器DEで検出される。2次電子SEは、放出される個所の電圧に比例する。電子検出器DEで検出した2次電子の情報は、画素部203の解析のために信号発生器および信号解析器302に送られる。ここで、2次電子の情報は、画素部203の状態を示している。これにより、各画素部203の画素電極Pに関して検査することが可能である。つまり画素部203に欠陥がある場合、EBテスタによってその欠陥を検出することができる。ここで画素部203の欠陥とは、画素電極P自体の不良だけではなく、画素電極Pに接続されているTFTSWの不良、画素電極Pを含む補助容量素子131の不良等々、画素電極に関する素子の欠陥を意味する。
図9には、検査対象となるアレイ基板101の端部の例を示している。アレイ基板101はアレイ基板メイン領域101aと、このアレイ基板メイン領域の外側であるアレイ基板サブ領域とを有している。なお、アレイ基板サブ領域101bは、検査後、切り取り線e2に沿って例えばスクライブラインを引くことにより切り取られる。
アレイ基板メイン領域101aのパッド群PDpは、配線を介して図5に示した走査線駆動回路40および信号線Xにそれぞれ接続されている。この領域に配置されたパッド群PDpを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。
ロジック端子は、端子CLKおよび端子STを有している。これら端子CLK、および端子STに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路40に入力する信号である。本実施の形態においては、走査線駆動回路40は画素領域30の左右両側に配置されているので、パッド群PDpは、端子STおよび端子CLK等はそれぞれ2個ある。
検査端子は、シリアルアウト端子s/oである。シリアルアウト端子s/oはクロック端子CLKおよびスタートパルス端子STと同様2個ある。シリアルアウト端子s/oから出力される信号は、スタートパルス信号に応答する走査線駆動回路40のシフトレジスタ(s/r)から出力されるシリアル出力である。
電源端子は端子VDD、および端子VSSの2つに分類される。端子VDDおよび端子VSSに入力される信号は、ハイレベル用の電源およびロウレベル用の電源である。なお、端子VDDおよび端子VSSは、端子CLKと同様、それぞれ2個存在する。信号入力端子としては、端子VIDEOである。端子VIDEOに入力される信号は、例えば映像信号である。ここで、端子VIDEOは、数百から数千の端子であり、パッド群PDpの大きな割合を占めている。
一方、アレイ基板サブ領域101bのエッジには接続パッド群CPDpが設けられている。この接続パッド群CPDpは複数の電気信号供給パッドで構成され、配線を介してアレイ基板メイン領域101a側のパッド群PDpと接続されている。このため、電気信号供給パッドに供給された駆動信号は、電気信号供給パッドから分岐して走査線駆動回路40内の異なる領域に供給される。ここで言う駆動信号とは、クロック信号およびスタートパルス信号の他、ハイレベル用の電源およびロウレベル用の電源も含んでいる。
パッド群PDpは、同一または同種の信号が入力される端子毎に分類され、複数の端子グループとされる。この端子グループ毎に、共通の接続パッド群CPDpが用意されている。同一の信号が入力される端子を大まかに分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。共通端子は、クロック用の共通端子cCLK、ハイレベル用の共通端子cVDD、ロウレベル用の共通端子cVSS、および映像信号用の共通端子cVIDEOである。これらの共通端子cCLK、共通端子cVDD、共通端子cVSS、および共通端子cVIDEOが、アレイ基板サブ領域101bのエッジeに配列されており、対応するアレイ基板メイン領域101aのパッド群PDpに配線を介して接続されている。
次に、上述した接続パッド群CPDpと、パッド群PDpと、の接続関係をより詳しく説明する。アレイ基板メイン領域101a側の端子STおよび端子s/oは、配線を介し、それぞれアレイ基板サブ領域101b側の従属端子dSTおよび従属端子ds/oと接続されている。アレイ基板メイン領域101a側の複数の端子CLKは、同じ分類に属するから、共通端子cCLKに共通して接続されている。アレイ基板メイン領域101a側の複数の端子VDDは、同じ分類に属するから、共通端子cVDDに接続されている。アレイ基板メイン領域101a側の複数の端子VSSは、同じ分類に属するから、共通端子cVSSに接続されている。アレイ基板メイン領域101a側の複数の端子VIDEOは、同じ分類に属するから、アレイ基板サブ領域101b側の共通端子cVIDEOに接続されている。
複数の端子VIDEOは1つの共通端子cVIDEOに接続される構成としたが、少数の共通端子に接続される構成であれば良い。これにより、アレイ基板サブ領域101bに設けられた接続パッド群CPDpのパッド数は、アレイ基板メイン領域101aに設けられたパッド群PDpのパッド数に比べて格段と低減される。
以上のように構成されたアレイ基板101の画素部203をEBテスタにより検査する際、アレイ基板101の有する接続パッド群CPDpの各パッドにプローブを接続し、このプローブを介して走査線駆動回路40に駆動信号を供給する。これにより、走査線駆動回路40を動作させ、画素部203の補助容量に電荷を蓄積する。すなわち、画素電極Pに電荷がチャージされる。そして電荷が蓄積された後、各画素部203の画素電極Pに電子ビームを照射する。電子ビームが照射された画素電極Pから放出される2次電子を検出する。これにより、各画素部203の欠陥の有無を検査する。
図1には、上記したアレイ基板101を検査するときのプロセスを概略的に示している。検査が開始されると(ステップS1)、図示しない真空チャンバー内にアレイ基板101が搬入され、パッド群CPDpを通じて画素部203の補助容量に電荷がチャージされる(ステップS2)。次いで、EBテスタにより各画素部203が走査され、放出された2次電子が測定され(ステップS3)、画素部の電圧が正常か否かを判定する(ステップS4)。さらに走査線駆動回路40の検査(ステップS3)を行っても良い。走査線駆動回路40の検査は電気的に行うことができる。即ち、パッドから電気信号を入力し走査線駆動回路40を流れた電気信号を端子s/oから出力し、この出力を解析することにより走査線駆動回路の検査を行うことができる。ここで画素部203の検査と走査線駆動回路40の検査は同時に行っても、順番に行ってもよい。順番に行う場合は、走査線駆動回路40の検査を先に行い、不良発生時には後の検査を省くことで検査時間を短縮させることが可能である。不備のアレイ基板101が検出された場合には、リペアまたは破棄される。良好なアレイ基板101の場合は、次の工程へ送られ、アレイ基板サブ領域101bの切り取りが行なわれ(ステップS5)、検査が終了する(ステップS6)。
以上のように構成された、アレイ基板の検査方法および装置によれば、接続パッド群CPDpのパッド数は少ないため、検査装置のプローブ数も少ない。これにより、検査装置のコストが低減され、良好な検査を行うことができる。
接続パッド群CPDpを構成する端子の配列をプローブの配列に合わせて配置することにより、アレイ基板メイン領域101aのパッド群PDpや、このパッドの配置が変更されたとしても、接続パッド群CPDpの配列を強制的に検査装置のプローブの配列になるように形成することができる。これにより、検査装置とアレイ基板との相互の組み合せ形態を工夫することにより、検査装置の融通性を拡大することができる。上記したことから、検査装置の設計変更や修正の機会を低減し、ひいてはパネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することができる。
アレイ基板メイン領域101aの回路構成の設計が変更されたとしても、アレイ基板サブ領域101bのパッド群CPDpの配列構成を同じパターンに維持することで、検査装置の設計変更や修正を行う必要がない。
EBテスタを用いてアレイ基板101の検査を行なうことにより、画素部203の欠陥の有無を発見することができる。これにより、不良の液晶表示パネルの製品流出を抑制することができる。
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、図10に示すように、アレイ基板101上の画素領域30の外側領域に、駆動回路部として、走査線駆動回路40および複数の信号線を駆動する信号線駆動回路50を作り込んでも良い。信号線駆動回路50は、TFTSWと同様にポリシリコンの半導体膜を有したTFTを用いて構成されている。
信号線駆動回路50はパッド群PDpを介して接続パッド群CPDpに接続されている。このため、接続パッド群CPDpを構成する電気信号供給パッドに供給された電気信号としての映像信号は、電気信号供給パッドから分岐して信号線駆動回路50内の異なる領域に供給される。接続パッド群CPDpは信号線駆動回路50に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路50に入力されると、信号線駆動回路50を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路50が正常か否かを判別する。
上記したことから、走査線駆動回路40および信号線駆動回路50を電気的に検査することができる。走査線駆動回路40および信号線駆動回路50に駆動信号を供給することにより、画素電極Pに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。
検査対象となるアレイ基板101は、基板上に作り込まれ、走査線Yに駆動信号を供給する走査線駆動回路40および信号線Xに駆動信号を供給する信号線駆動回路50の少なくとも一方の駆動回路を含む駆動回路を有していれば良い。走査線駆動回路40および信号線駆動回路50を構成するTFTはポリシリコンを用いたものでなくても良い。
この発明によれば、検査装置の設計変更や修正の機会を低減し、ひいては液晶表示パネルの製品価格の上昇を抑えることができるアレイ基板の検査方法を提供することができる。
Claims (5)
- 基板と、前記基板上に形成された走査線と、前記走査線と交差して形成された信号線と、前記走査線と信号線との交差部近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、前記基板上に作り込まれ、前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部と、前記基板上に形成された電気信号供給パッドと、を備えたアレイ基板の検査方法において、
前記駆動回路部に電気信号を供給し、前記駆動回路部を動作させ、前記画素電極に電荷をチャージし、
電荷がチャージされた前記画素電極に電子ビームを照射し、
電子ビームが照射された前記画素電極から放出される2次電子の情報によって前記画素電極に関して検査し、
前記駆動回路部への電気信号の供給は、前記電気信号供給パッドを介して行い、
前記電気信号は、前記電気信号供給パッドから分岐して前記駆動回路部内の異なる領域に供給されるアレイ基板の検査方法。 - 前記スイッチング素子および前記駆動回路部は、ポリシリコンを用いたトランジスタを含んで構成される請求項1に記載のアレイ基板の検査方法。
- 前記電気信号はクロック信号である請求項1に記載のアレイ基板の検査方法。
- 前記電気信号はスタートパルス信号である請求項1に記載のアレイ基板の検査方法。
- 前記駆動回路部は走査線駆動回路であり、前記走査線駆動回路は前記基板上の複数個所に作り込まれている請求項1に記載のアレイ基板の検査方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003159436 | 2003-06-04 | ||
JP2003159436 | 2003-06-04 | ||
PCT/JP2004/007993 WO2004109628A1 (ja) | 2003-06-04 | 2004-06-02 | アレイ基板の検査方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2004109628A1 true JPWO2004109628A1 (ja) | 2006-07-20 |
Family
ID=33508517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005506816A Pending JPWO2004109628A1 (ja) | 2003-06-04 | 2004-06-02 | アレイ基板の検査方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20060103414A1 (ja) |
JP (1) | JPWO2004109628A1 (ja) |
KR (1) | KR20060020651A (ja) |
CN (1) | CN101044537A (ja) |
TW (1) | TWI252927B (ja) |
WO (1) | WO2004109628A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1922500A (zh) * | 2004-02-27 | 2007-02-28 | 东芝松下显示技术有限公司 | 检查阵列基板的方法及制造阵列基板的方法 |
CN1926463A (zh) * | 2004-03-03 | 2007-03-07 | 东芝松下显示技术有限公司 | 检查阵列基板的方法 |
JPWO2005085938A1 (ja) * | 2004-03-05 | 2008-01-24 | 東芝松下ディスプレイテクノロジー株式会社 | 基板の検査方法、アレイ基板の検査方法、及びアレイ基板の検査装置 |
KR100708837B1 (ko) * | 2004-05-24 | 2007-04-17 | 삼성에스디아이 주식회사 | 발광 표시 패널 어레이의 화소 검사 방법 및 그 구동장치 |
JP2008164289A (ja) * | 2005-05-18 | 2008-07-17 | Koninkl Philips Electronics Nv | 液晶表示装置試験回路およびこれを組み込んだ液晶表示装置、並びに液晶表示装置の試験方法 |
US10482829B2 (en) * | 2016-09-21 | 2019-11-19 | Samsung Display Co., Ltd. | Display device and fabricating method thereof |
CN109119356B (zh) | 2018-08-22 | 2021-01-22 | 京东方科技集团股份有限公司 | 阵列基板的检测设备及检测方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5268638A (en) * | 1991-07-15 | 1993-12-07 | Siemens Aktiengesellschaft | Method for particle beam testing of substrates for liquid crystal displays "LCD" |
US5982190A (en) * | 1998-02-04 | 1999-11-09 | Toro-Lira; Guillermo L. | Method to determine pixel condition on flat panel displays using an electron beam |
JPH11242239A (ja) * | 1998-02-25 | 1999-09-07 | Matsushita Electric Ind Co Ltd | 液晶表示装置の検査方法および液晶表示装置 |
JP3107039B2 (ja) * | 1998-03-20 | 2000-11-06 | 日本電気株式会社 | 面光源プローバ装置及び検査方法 |
JP4276373B2 (ja) * | 2000-12-07 | 2009-06-10 | セイコーエプソン株式会社 | 電気光学装置の検査用回路、電気光学装置および電子機器 |
WO2004109375A1 (ja) * | 2003-06-06 | 2004-12-16 | Toshiba Matsushita Display Technology Co., Ltd. | 基板の検査方法 |
KR100964620B1 (ko) * | 2003-07-14 | 2010-06-22 | 삼성전자주식회사 | 하부기판용 모기판, 표시패널용 기판 및 표시패널의제조방법 |
JP4158199B2 (ja) * | 2004-01-30 | 2008-10-01 | 株式会社島津製作所 | Tftアレイ検査装置 |
-
2004
- 2004-06-02 JP JP2005506816A patent/JPWO2004109628A1/ja active Pending
- 2004-06-02 WO PCT/JP2004/007993 patent/WO2004109628A1/ja active Application Filing
- 2004-06-02 CN CNA2004800155967A patent/CN101044537A/zh active Pending
- 2004-06-02 KR KR1020057023015A patent/KR20060020651A/ko not_active Application Discontinuation
- 2004-06-04 TW TW093116215A patent/TWI252927B/zh not_active IP Right Cessation
-
2005
- 2005-12-02 US US11/292,373 patent/US20060103414A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
TW200508634A (en) | 2005-03-01 |
WO2004109628A1 (ja) | 2004-12-16 |
CN101044537A (zh) | 2007-09-26 |
TWI252927B (en) | 2006-04-11 |
US20060103414A1 (en) | 2006-05-18 |
KR20060020651A (ko) | 2006-03-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20060103416A1 (en) | Substrate inspecting method | |
TWI385453B (zh) | 液晶顯示裝置 | |
KR100298995B1 (ko) | 액정 표시 장치 및 그 검사 방법 | |
US6624857B1 (en) | Active-matrix-type liquid crystal display panel and method of inspecting the same | |
JPWO2005085939A1 (ja) | アレイ基板の検査方法 | |
JP4921969B2 (ja) | アレイ基板の製造方法 | |
US20060103413A1 (en) | Array substrate inspecting method | |
US20060103414A1 (en) | Method of inspecting array substrate | |
US20060103415A1 (en) | Array substrate inspecting method and array substrate inspecting device | |
US20060092679A1 (en) | Array substrate, method of inspecting the array substrate and method of manufacturing the array substrate | |
JPWO2005085938A1 (ja) | 基板の検査方法、アレイ基板の検査方法、及びアレイ基板の検査装置 | |
JP2002277896A (ja) | 液晶表示装置及び画面表示応用装置 | |
JPH079521B2 (ja) | 点欠陥の検出及び補修の可能なアクティブマトリクス基板の製造方法 | |
JP2009069643A (ja) | アレイ基板の製造方法 | |
JPH07134311A (ja) | 液晶表示基板の良否検査方法 |