JPWO2004107451A1 - Mis型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法 - Google Patents

Mis型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法 Download PDF

Info

Publication number
JPWO2004107451A1
JPWO2004107451A1 JP2005506524A JP2005506524A JPWO2004107451A1 JP WO2004107451 A1 JPWO2004107451 A1 JP WO2004107451A1 JP 2005506524 A JP2005506524 A JP 2005506524A JP 2005506524 A JP2005506524 A JP 2005506524A JP WO2004107451 A1 JPWO2004107451 A1 JP WO2004107451A1
Authority
JP
Japan
Prior art keywords
metal oxide
oxide film
film
silicon
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005506524A
Other languages
English (en)
Other versions
JP4742867B2 (ja
Inventor
徹 辰巳
徹 辰巳
信行 五十嵐
信行 五十嵐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2005506524A priority Critical patent/JP4742867B2/ja
Publication of JPWO2004107451A1 publication Critical patent/JPWO2004107451A1/ja
Application granted granted Critical
Publication of JP4742867B2 publication Critical patent/JP4742867B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31645Deposition of Hafnium oxides, e.g. HfO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】 ゲート絶縁膜に比誘電率の高いHigh−K材料を用いながら、低リーク特性に優れたMIS型電界効果トランジスタを有する半導体装置を提供する。【解決手段】 シリコン基板(1)と、前記シリコン基板上に形成され、窒素および酸素の少なくとも1種とシリコンとを含有する絶縁膜(6)と、前記絶縁膜上に形成され、シリコン及びハフニウムを含む金属酸化膜(7)と、前記金属酸化膜上に形成されたゲート電極(8)とを具備するMIS型電界効果トランジスタにおいて、前記金属酸化膜中のシリコンのモル比率(Si/(Si+Hf))を2%以上15%以下とする。

Description

本発明は、MIS型電界効果トランジスタを備える半導体装置およびその製造方法に係り、特にシリコンおよびハフニウムを含む金属酸化膜と、シリコンを含む界面絶縁膜との積層絶縁膜をゲート絶縁膜として有するMIS型電界効果トランジスタを備える半導体装置およびその製造方法に関する。
サブ0.1μm世代のCMOS(Complementary Metal−Oxide−Semiconductor)デバイスにおけるゲート絶縁膜は、SiO換算で1.6nmという小さな膜厚が望まれている。厚さ1.6nmのSiOは、絶縁性が低いため、リーク電流による消費電力増加よりも高速性を重視するLogicデバイスにおいてすら実用が困難である。また、より多くの需要が確実視される個人用携帯電子機器に用いられるLSIデバイスに求められる最大の要求は低消費電力性である。このため、そのリーク電流密度がデバイス全体の消費電力に対し大きな部分を占めるゲート絶縁膜に対しては、従来のSiOよりも格段にリーク電流の低い新規材料の導入が必須とされている。
SiO換算1.6nmの絶縁膜容量を実現し、かつ低リーク特性を得るためには、SiOより比誘電率の高い材料(High−K材料)を利用し、物理膜厚を厚くすることが有効である。例えば、SiOの10倍の比誘電率をもつ材料を利用すれば、SiO換算1.6nmの性能を得るための物理膜厚は16nmに設定することができ、直接トンネル電流による膜の絶縁性破壊を回避することが可能である。ここで、High−K材料とは一般に金属酸化物のことであり、その物理、化学的構造に基づく高い分極が高誘電率の起源となる。
しかしながら、これらの金属酸化物は、LSIデバイスにゲート絶縁膜として導入することを考えたとき、SiOに比較して明らかに不利な性質を有している。その代表的なものとして、これらの金属酸化物の耐熱性が挙げられる。LSIのゲート形成工程ではソース/ドレインの活性化及びポリシリコンゲートの空乏化を抑制するために、高温(概ね1050℃)のランプアニール工程が必須である。ほとんどの金属酸化物はこのような高温には耐えることができず、例えばZrOは900℃以上で分解し、シリコンと反応してシリサイドを形成してリーク特性を大きく低下させる。また、比較的耐熱性があると考えられているHfOでさえ、1000℃以上で上部ポリシリコンゲートと反応してリーク特性を損なう。
従来のLSIにおいてゲート絶縁膜を形成するために使用されてきたSiO(またはSiON)は、酸素がなければ、このような高い温度でもシリコンと反応しない。この特性は、シリコン中への不純物の拡散を防止して絶縁膜の平坦性を高め、リーク電流の低減、LSIチップの素子間特性バラツキを抑えるという効果をもたらし、LSI製造の歩留まりおよび性能向上に極めて重要である。ゲート絶縁膜が分解しあるいは上下シリコン層と反応することは、従来当然のように得られていたこれらの効果が失われることを意味する。このため、歩留まりの低下のみならず、所望の性能を得ること自体が困難になることが予測される。
従って、誘電率をSiOよりも高くしつつ、かつLSIプロセスで用いられる温度において安定なゲート絶縁膜材料が求められている。
上記要求を満たすための材料の一つとして、シリコン酸化物とシリコン以外の金属の酸化物との混合酸化物が検討されている。例えば、Ti−Si−Oや、Zr−Si−O、Hf−Si−O、La−Si−Oなどがその典型的なものとして挙げられる。これらの材料は、1000℃以上の高温でも安定である。
しかしながら、こうした材料においては、シリコンを含有することによって、その比誘電率が著しく低下するという問題が生じる。例えば、金属の組成比1:1で調製されたHf−Si−Oの比誘電率は10〜15である。現状のデバイスのゲート絶縁膜として使用されるSiON等の実効的比誘電率を6程度と考えれば、これら検討されているシリコン含有金属酸化物の比誘電率による物理膜厚増加の効果は、たかだかSiONの1.5倍程度にすぎない。こうした材料によるリーク電流の相対的低減が可能になったところで、おそらくそれは一世代のデバイスにしか利用されない短命な材料となることが予測される。
例えば特開2003−8011号公報には、Hf又はZrの一の金属、酸素及びシリコンを含む高誘電率膜を有するゲート絶縁膜が記載されている。該公報には、この高誘電率膜の組成をMxSiyO(但しx>0且つy>0)と表記したときに、誘電率と熱安定性の点から0.23≦y/(x+y)≦0.90、あるいは信頼性寿命と熱安定性の点から0.23≦y/(x+y)≦0.30であることが好ましいことが記載されている。
上述したように、従来のSiO(またはSiON)に代わるゲート絶縁膜用High−K材料は、非晶質性を高めるためにシリコンとシリコン以外の金属との合金酸化物を用いることが主流の技術となっている。しかしながら、その比誘電率はたかだか10程度となり、複数世代にわたって使用可能なゲート絶縁膜材料とはなり得ないものであった。
そこで本発明の目的は、ゲート絶縁膜に比誘電率の高いHigh−K材料を用いながら、低リーク特性に優れたMIS型電界効果トランジスタを備える半導体装置およびその製造方法を提供することにある。
本発明は、シリコン基板と、前記シリコン基板上に形成され、窒素および酸素の少なくとも1種とシリコンとを含有する絶縁膜と、前記絶縁膜上に形成され、シリコン及びハフニウムを含む金属酸化膜と、前記金属酸化膜上に形成されたゲート電極とを具備し、前記金属酸化膜中のシリコンのモル比率(Si/(Si+Hf))が2%以上15%以下であるMIS型電界効果トランジスタを備える半導体装置を提供する。
なお、本発明におけるモル比率は百分率で示すものとする。
また、本発明は、金属原料として有機金属ハフニウムと有機金属シリコン、酸化剤として水を用いるシリコン及びハフニウムを含む金属酸化膜の気相成長方法であって、水の分圧を1E−6Torr(1.33×10−4Pa)以上、1E−5Torr(1.33×10−3Pa)以下にすることを特徴とする金属酸化膜の形成方法を提供する。
本発明の半導体装置によれば、ゲート絶縁膜に比誘電率の高いHigh−K材料を用いながら、低リーク特性に優れたMIS型電界効果トランジスタを有する半導体装置が得られる。
また本発明の製造方法によれば、耐熱性に優れ且つ比誘電率の高いHigh−K材料からなるゲート絶縁膜が得られ、これにより、半導体装置の製造プロセスにおける熱処理時の特性劣化を抑制することができる。その結果、リーク電流が小さく、絶縁膜容量が非常に高い、MIS型電界効果トランジスタを形成でき、高速かつ低消費電力のシリコンLSIが得られる。
本発明者らは、ハフニウムとシリコンを特定の組成範囲で含む金属酸化物をゲート酸化膜に用いると、その誘電率を高く維持しながら、高温加熱後のリーク特性が著しく向上することを見いだした。本発明は、この知見に基づいてなされたものである。
発明の好適な実施の形態
本発明の実施形態例の説明に先立って、本発明の原理を述べる。図1に、本発明の一実施形態例の方法で作製したMISFETの酸化膜換算膜厚(EOT)とゲートリーク電流(Jg)との関係を示す。
製造に当たって、シリコン(100)面上に分離領域をもうけ、シリコンチャンネル部にRTO法によりSiOを1.2nm形成し、MOCVD法によってHfO膜又はシリコンのモル比率(Si/(Si+Hf))が13%であるHfSiO膜を形成した。その後、600℃10分のアニールを酸素分圧5×10−3Torrの条件下で行い、続いて800℃30秒の窒素中アニールを行った。この上に、ゲートポリシリコンを150nm形成した。この後、通常のプロセスによってMISFETを形成し、ゲートリーク電流と電気的ゲート膜厚を比較した。ソース/ドレインの活性化には1000℃10秒のランプ加熱を行った。
図1に示すように、シリコンを含有しないHfOをゲートに用いた場合には、電気的ゲート膜厚がその誘電率から予想される値よりも厚くなり、またゲートリークも大きかった。一方、HfSiOを用いた場合には、電気的ゲート膜厚は薄く、それより計算された誘電率は24でありHfOの本来持つ誘電率と等しかった。また、ゲートリークもHfOを用いた場合に比べて著しく少なかった。
上述のとおり、本実施形態例の主な特徴は、MISFETのゲート絶縁膜を構成する材料として、ハフニウムとシリコンを特定の組成範囲で含む金属酸化物を用いることにある。耐熱性、すなわちソース・ドレイン活性化アニール後のゲートリーク特性は、金属酸化膜中のシリコンのモル比率(Si/(Si+Hf))が2%以上で優位な差が現れ、それ以上ではシリコン濃度による影響は少ない。一方、誘電率は、金属酸化膜中のシリコンのモル比率(Si/(Si+Hf))が15%まではほとんど変化しないが、15%を超えると顕著に減少する。この関係を図2に示す。図2において、耐熱性は1000℃10秒のソース・ドレイン活性化アニールを行ったMISFETのゲートリーク電流(閾値から−1Vの電圧)で示している。
MISFETのゲート絶縁膜は、上部ポリシリコン電極との反応、エッチングダメージ等の製造プロセスによる影響を受けやすい。このため、膜本来の特性を調べるため、上部メタル電極による以下のような実験を行った。HfOおよびHfSiOは、下地酸化膜1.2nmの上に所定の膜厚でそれぞれ成膜し、600℃10分のアニールを酸素分圧5×10−3Torrの条件下で行い、続いて800℃30秒の窒素中アニールを行った。なお、XPS測定の結果、HfSiOのSiのモル比率(Si/(Si+Hf))は13%であった。
上記試料に、500℃20分の水素アロイ処理を施した後、面積1.3×10−4cm−2の金電極を蒸着して、電圧−キャパシタンス(CV)特性、及び、電圧−電流(IV)特性を測定した。結果を図3及び図4に示す。このように、蒸着した金電極をもちいることにより、MISFETゲート形成時のプロセスによる影響を排除することができる。CV測定の結果より、HfOおよびHfSiOともに、顕著な界面準位の存在は認められず、良好な特性を示している。物理膜厚を同じにした場合、電気的膜厚はほぼ同じであり、HfSiOの誘電率がHfO膜のものと同程度であることを示唆している。
図5に酸化膜換算膜厚とゲートリーク電流との関係を示した。酸化膜換算膜厚はCV測定により求めた。ゲートリーク電流はCV測定より求めた閾値電圧Vfb値から−1Vの電圧におけるリーク電流としてプロットした。HfOおよびHfSiOはほぼ同じリーク電流値を示した。図5より、シリコンを微量に添加したHfSiO膜はシリコンを添加しないHfO膜と同程度の酸化膜換算膜厚とゲートリーク電流特性を備えていることがわかる。このような上部金電極を用いた場合の特性に比較して、図1に示したようにMISFETを形成した後の酸化膜換算膜厚とゲートリーク電流特性は、Siを添加しないHfOの場合、酸化膜換算膜厚及びゲートリーク電流が共に増大する。一方、Siを微量添加したHfSiOの場合ではほぼ上部金電極を用いた場合の特性と同じになる。これは、MISFETプロセスにおける高温によってHfOは劣化するが、シリコンを微量添加するとほとんど劣化しないということを示している。
本発明の原理は主に以下に示す二点よりなると考えられる。
第一点は結晶構造の変化である。図6(a)及び(b)はそれぞれ、1.2nmのSiO上にHfSiO及びHfOを3.5nm成膜し、1000℃、10秒のソース・ドレイン活性化アニール後のTEM写真(断面図および平面図)である。図6(b)に示すように、シリコンを添加しない場合には、HfOのグレインサイズは100nm〜300nmであるが、図6(a)に示すように、シリコンを微量に含有すると、グレインサイズは100nm未満へ減少する。それにともなって、膜表面のラフネスもSiを含有しない場合に比べてシリコンを微量に含有すると改善され、平坦性が向上する。ゲートリークはhigh−k絶縁膜の凹部がウイークスポットとなって流れると考えられ、シリコンを微量に含有すると膜表面のラフネスが減少し、結晶化後のリーク特性が改善されるものと推察される。この観点から、本発明においては、金属酸化膜中の多結晶粒の直径を100nm未満に制御することが好ましい。また、多結晶粒の制御性や膜特性の点から多結晶粒の直径は30nm以上が好ましい。
原理の第二点目は、シリコン濃度が少ない場合、結晶化したHfO内にはシリコンがほとんど入らないことである。図7はTEM EELSにより測定した結晶中のシリコン濃度と膜全体のシリコン濃度の関係を示したものである。この図から、膜全体のシリコン濃度(モル比率(Si/(Si+Hf)))が15%までは結晶中にほとんどシリコンは存在せず、グレインバウンダリー(結晶粒界)に掃き出されているが、15%を超えると多量のシリコンが結晶中に導入されていることがわかる。結晶中にシリコンが導入されると、HfOの結晶性が崩れ、結晶性が高いHfO結晶で得られる誘電率が減少し、アモルファスHfOの誘電率に近づく。
図2において、膜全体のシリコン濃度が15%に達するまでは、誘電率は導入されたSiOとHfO結晶の体積比率によって漸減する。シリコン濃度が15%を超えるとHfO結晶内にSiが入り、HfOの結晶性を悪化させ、その結果としてHfOの誘電率を著しく減少させるために急激に膜全体の誘電率が減少するものと推察される。また、グレインバウンダリーに掃き出されたSiOによって、グレインバウンダリーに存在する、いわゆるウイークスポットが埋められるために、高温におけるHfO層と多結晶シリコン層との反応が抑制されたものと推察される。
以上述べたように、微量に含有されるシリコンは、HfOの結晶化においてグレインの成長を阻害してグレインサイズを低下させ、その結果としてリーク電流が低減できる。それと共に、シリコン自身はグレインバウンダリーに掃き出されて結晶中には入らず、HfO結晶の結晶性を悪化させず、その結果として誘電率を減少させない。グレインサイズの低減効果はシリコン濃度が2%以上で顕在化する。一方、HfO結晶グレイン内へのシリコンの導入量はシリコン濃度が15%を超えると著しく増大する。従って、本発明の効果が十分に得られるのはシリコン濃度(モル比率(Si/(Si+Hf)))が2%以上15%以下の領域である。
以下に、本発明の一実施形態例に係る製造方法を、従来技術のハフニウム酸化膜の製造方法と比較しながら、図面を参照して説明する。
図8(a)〜(d)に、原子層成長法といわれる従来法によるハフニウム・シリコン酸化膜の製造方法を模式的に示す。この方法においては、図示するようにシリコン基板上にシリコン酸化膜を形成し(図8(a))、ハフニウム原料を吸着させ(図8(b))、その後、水を供給して、吸着したハフニウム原料を酸化する(図8(c))。水を十分にパージした後、再びハフニウム原料を導入し、酸化したハフニウム上に吸着させる(図8(b))。この工程を繰り返すことによってHfOの成膜を行い、最終的にアニールにより膜の焼き締めを行う(図8(d))。HfOにシリコンを含有させる場合には、その濃度に相当するサイクルごとにSi原料を供給し、HfOとSiOの層状構造を形成する。このような成膜方法は、膜厚の均一性、段差被覆性に優れる。しかしながら、このように層状に成膜を行う方法は、何回も供給と排気を繰り返す必要があるためにスループットが低く、特にアミド系原料のように水と激しく反応する原料を用いた場合は、水のパージ時間が長くなり、さらにスループットの低下を招く。また、Si濃度が少ないハフニウム・シリコン酸化膜を形成する場合、膜中のSiO層同士の間隔が広くなり、膜中の組成分布が不均一となる。
上記問題点を解決するために、基板温度を上げてHf原料と酸素を同時に照射するCVD法が提案されている。Siを含有させる場合には、Si原料も同時に導入し、膜中シリコン濃度はHf原料とSi原料の流量比によって制御することができる。このような方法を用いると、SiとHfが均一に混合した膜を形成することが可能になる。しかしながら、酸化剤として酸化力の弱い酸素を用いているために、基板温度を高める必要があり、このような条件下では、下地Si基板の再酸化が起こり、HfO層あるいはHfSiO層とSi基板との間に厚い遷移層が形成されてゲートの電気的膜厚を増加させてしまうという問題がある。
図9(a)〜(d)に、本発明のシリコン含有ハフニウム酸化膜(HfSiO膜)の製造プロセスを模式的に示す。まず、図示するようにシリコン基板上にRTO等によりシリコン酸化膜を形成する(図9(a))。このシリコン酸化膜に代えて、或いはこの酸化膜上に、シリコン窒化膜やシリコン酸窒化膜を設けてもよい。次に、MOCVD法により、このシリコン酸化膜上へ、Si原料とHf原料と水の同時照射を行って成膜する(図9(b))。次に、酸化性雰囲気下でアニールを行い(図9(c))、その後に不活性雰囲気下でアニールを行う(図9(d))。
一般的に有機Hf原料及び有機Si原料は水との反応性が高く、特にアミド系原料は水と激しく反応する。そのため、成膜工程においては水分圧の制御が重要であり、10−6〜10−5Torr(1.33×10−4〜1.33×10−3Pa)に成膜装置内の水分圧を制御することが必要である。
図10は、MOCVD法によるテトラキスジエチルアミノハフニウム(Hf[NEt)を用いたHfOの成膜時における水分圧と、膜中不純物量(膜中炭素量および膜中OH基量)との関係を示したものである。この図から、成膜装置内の水分圧が10−6〜10−5Torr(1.33×10−4〜1.33×10−3Pa)の時に膜中炭素量とOH基量をいずれも低く抑えることができることがわかる。テトラキスジエチルアミノハフニウム(Hf[NEt)と水との反応は、
Hf[NEt + 2HO → HfO + 4HNEt
と記述される。Hf原料中の有機基はジエチルアミンとなり離脱するが、水の分圧が10−6Torr(1.33×10−4Pa)以下になると未反応の有機基に由来する炭素が膜中に取り込まれ、リークの原因となる。また、水分圧が10−5Torr(1.33×10−3Pa)を超えると水に起因するOH基が膜中に残り、信頼性を著しく低下させる。
成膜時の基板温度は450℃以下が望ましい。これは、テトラキスジエチルアミノハフニウム(Hf[NEt)が450℃以上で熱分解を起こし、水によって有機基を有効に離脱させることが困難となり、膜中に多量の炭素が導入されるからである。一方、成膜速度等の観点から成膜時の基板温度は150℃以上が好ましい。
本成膜方法では、成膜装置内の水分圧を、水の導入量と排気量を一定にすることによって上記の範囲内に制御することができる。このとき、装置内壁の温度を120℃以上に上げて、内壁に水を吸着させないことも有効である。また、マスフィルター等によって装置内の水分圧を測定し、水の導入量を調節することによって、装置内の水分圧を一定に保つこともできる。
HfSiOの成膜について、さらに具体的成膜条件を挙げて説明する。
まず、8インチのP型ウエハを基板として、表面に1.2nmの熱酸化膜を形成した。次に、この熱酸化膜上に、テトラキスジエチルアミノハフニウム(Hf[NEt)およびトリスジメチルアミノシリコン(HSi[NMt)を、HOと同時供給をすることにより成膜を行った。成膜温度は400℃とした。その後、付設されたチャンバ内で600℃、10分のアニールを酸素分圧5×10−3Torr(0.665Pa)の条件下で行った。
図11に、Hf原料の流量を0.6sccmに固定したときの、Si原料の流量と膜中のSi濃度(モル比率(Si/(Si+Hf)))との関係を示す。Si濃度は試料表面のXPS測定により見積もった。図11から、Si原料の導入量を増加させるほど、膜中へのSiの取り込み量が多くなることがわかる。Si原料の流量が5sccmを超えるとSi濃度の増加が飽和する傾向があるものの、Si原料を導入することにより、少なくともSi濃度が40%程度までのシリケート膜を形成することが可能である。
図12に、成膜後の8インチウエハ中央部および周辺30mm(中心より70mm)の部分での、SipのXPSスペクトルを示す。2つのスペクトルにおいて、それぞれのシリケート起因のピークとSi基板からのピークは同じ強度であり、ウエハ面内で組成の均質なシリケート膜が形成されていることが確認できる。
また、金属酸化膜形成時、途中で成膜を中断し、500℃以上で酸化性雰囲気中アニールを行い、その後に再び、所定の膜厚に達するまで成膜を行ってもよい。これにより、前記金属酸化膜中の不純物炭素量をさらに効果的に減少させ、その結果として、リーク電流、膜中電荷をさらに減少させることができる。成長中断は厚み1nmごとに行うことがさらに効果的であり、特に第一層目に行うアニールは大きな効果を及ぼす。
上述の成膜工程の後には、酸化性雰囲気下でアニールを行うことが好ましい。これにより、膜中の残留炭素を減少させ、また酸素欠損を回復することができる。このアニールは、十分な効果を得る点から、500℃以上で行うことが好ましい。また、効率性等の点から、800℃以下で行うことが好ましく、700℃未満で行うことがより好ましい。また、アニール時間は、処理温度に応じて、例えば1分〜30分の範囲に適宜設定することができる。
上述の成膜工程中および成膜工程後のアニールの酸化性雰囲気は、酸化性ガス中、あるいはヘリウム、ネオン、アルゴン等の希ガスや窒素ガス等の他の不活性ガスと酸化性ガスとの混合ガスを用いることができる。酸化性ガスとしては、酸素、オゾン、NO、NO等を用いることができる。酸化性雰囲気中の酸化性ガスの圧力は例えば10−4Torr(1.33×10−2Pa)以上、大気圧以下の範囲で適宜設定することができる。
また、成膜工程の後あるいは酸化性雰囲気下のアニールの後に、不活性雰囲気下でアニールを行うことが好ましい。このアニールはRTAにより良好に行うことができる。このアニールを行うことにより、膜中の構造欠陥をアニールアウトし、膜を緻密化することができ、その結果、SiO2換算膜厚を減少させるとともにリーク電流を低下させることができる。このアニールは、十分な効果を得る点から、700℃以上で行うことが好ましい。また、効率性等の点から、1000℃以下で行うことが好ましく、900℃以下で行うことがより好ましい。また、アニール時間は、処理温度に応じて、例えば10秒〜5分の範囲に適宜設定することができる。酸化性雰囲気下のアニール後にこの不活性雰囲気下のアニールを行う場合は、酸化性雰囲気下のアニールの温度より高い温度で行うことが好ましい。不活性雰囲気は、ヘリウム、ネオン、アルゴン等の希ガスや、窒素ガス、あるいはこれらの混合ガスの雰囲気を用いることができる。
さらに、上述のHfSiO膜へ、成膜後に窒素を導入してもよい。窒素の導入は、例えば、アンモニア雰囲気中800℃程度でのアニール処理、あるいは400℃程度での窒素ラジカル処理により行うことができる。これにより、上述の効果を確保し、良好な特性を維持しつつ、ゲート電極からのホウ素の突き抜けを抑制することが可能である。
また、上述のHfSiO膜上にSiN等のシリコン窒化膜を堆積してもよい。これにより、上部ポリシリコンとの反応抑制、ホウ素のつきぬけ抑制、ホウ素、リン等の不純物のHfSiO膜中への拡散を抑制することができ、結果、HfSiO膜中の固定電荷を減少させ、高い移動度が得られる。
以上説明したように、本発明における絶縁膜は、高い比誘電率を有しながら、耐熱性に優れ、低リーク特性に極めて優れたゲート絶縁膜を形成することができる。また本発明の製造方法によれば、このような特性を有する絶縁膜を容易に形成することができる。
以下、図面を参照しつつ、本発明の一実施形態例に係るMISFET(Metal−Insulator−Semiconductor Field Effect Transistor)及びその製造方法を説明する。図13に、本実施形態例のMISFETの模式的断面構造を示す。
図示するように、分離領域2を有するシリコン基板1上には、ゲート電極8/金属酸化膜7/界面絶縁膜6の積層からなるMIS構造が形成されており、ゲート電極8はゲート側壁9に取り囲まれている。シリコン基板1中には、高濃度に不純物を拡散した深い拡散領域3、浅い拡散領域4およびサリサイド5が、MIS構造に対して自己整合的に形成されている。
次に、図14(a)〜(d)を参照して本実施形態例のMISFETの製造方法を説明する。
まず、通常の工程により素子分離領域2を設けたシリコン基板1を準備する。この基板を希HF水溶液で処理してシリコン基板表面の自然酸化膜を除去し、RTA(Rapid Thermal Annealing)法等によって厚み1.2nmの熱酸化膜6を形成する。この酸化膜厚は最終的に必要となる電気的膜厚によって適宜調整することができるが、厚いほど信頼性が向上する。
次に、MOCVD法により、Si濃度10%の金属酸化膜7(HfSiO膜)を3.5nm堆積する。その際、基板温度400℃、成膜原料としてテトラキスジエチルアミノハフニウム(Hf[NEt)及びトリスジメチルアミノシリコン(HSi[NMt)を用い、HOとの同時供給をすることにより成膜を行った(図14(a))。水はマスフローコントローラによって流量を制御し、成膜中の水分圧は8×10−6Torr(1.064×10−3Pa)とした。成膜時間は5分とした。Hf原料は87℃の容器より流量20sccmの窒素キャリアガスのバブリングにより輸送し、Si原料はマスフローコントローラによって流量を制御して供給した。Si原料の温度は48℃とした。
成膜後、600℃10分のアニールを酸素分圧5×10−3Torr(0.665Pa)の条件下で行い、続いて800℃30秒の窒素中アニールを行った。
こうして形成された金属酸化膜7上にポリシリコン膜8を形成した(図14(b))。ゲート電極材料としては、ポリシリコンの他、高融点金属およびその窒化物など、任意のものを使用することができる。
引き続き、ポリシリコン膜8を所望の形状に加工してゲート電極を形成した後、このゲート電極形状に自己整合的に浅い拡散層領域4を形成する(図14(c))。本実施形態例においてゲート電極8の加工時には、金属酸化膜7および界面絶縁膜6は加工されずに、シリコン表面の活性領域に残されている。したがって、浅い拡散層領域4を形成するためのイオン注入は、これらの絶縁膜を介して行なわれる。金属酸化膜7および界面絶縁膜6を除去した後に、イオン注入することにより、浅い拡散層領域を形成することもできる。
次に、イオン注入されたゲート電極の活性化熱処理(1000℃以上)を行った後、ゲート側壁9を形成した。その後、深い拡散層3を形成し、拡散層の熱活性化(900℃程度)を行った(図14(d))。
次に、深い拡散層3の上部の金属酸化膜7および界面絶縁膜6を除去し、その後に通常の工程でサリサイド5を形成し、図13に示されるMISFETを得た。
上述したMISFETは、現在通常に用いられている工程に本願発明を応用した実施形態例を述べたが、ゲート絶縁膜としてシリコン酸化膜を用いてゲート構造を作りこんだ後、ゲート電極であるポリシリコンおよびゲート絶縁膜であるシリコン酸化膜を除去して、そこに本願発明によるゲート絶縁膜を形成し、再びゲート電極となるポリシリコンを形成する、いわゆる、リプレースメント型の工程にも応用しても、同様に良好な結果が得られる。また、ゲート電極となるポリシリコンがメタルに置き換えられた、いわゆるメタルゲート構造においても、同様に良好な結果が得られる。
[図1]図1は、MISFETの酸化膜換算膜厚(EOT)とゲートリーク電流(Jg)との関係を示すグラフである。
[図2]図2は、ゲート絶縁膜を構成する金属酸化膜中のシリコン濃度(モル比率:Si/(Si+Hf))とゲートリーク電流との関係を示すグラフである。
[図3]図3は、金電極を用いて測定したHfO膜およびHfSiO膜のCV特性を示すグラフである。
[図4]図4は、金電極を用いて測定したHfO膜およびHfSiO膜の電圧とリーク電流の関係を示すグラフである。
[図5]図5は、MISFETの酸化膜換算膜厚(EOT)とゲートリーク電流(Jg)との関係を示すグラフである。
[図6]図6(a)及び6(b)はそれぞれ、アニール後におけるSiO上のHfSiO膜及びHfO膜のTEM写真である。
[図7]図7は、TEM EELSにより測定した結晶中のシリコン濃度と膜全体のシリコン濃度の関係を示すグラフである。
[図8]図8(a)〜(d)はそれぞれ、原子層成長法による従来のハフニウム・シリコン酸化膜の製造方法の一工程を示す模式的断面図である。
[図9]図9(a)〜(d)はそれぞれ、本発明の一実施形態例におけるHfSiO膜の形成方法の一工程を示す模式的断面図である。
[図10]図10は、MOCVD法によるHfOの成膜時における水分圧と、膜中不純物量(膜中炭素量および膜中OH基量)との関係を示すグラフである。
[図11]図11は、MOCVD法によるHfSiO膜の成膜において、Hf原料の流量を固定したときの、Si原料の流量と膜中Si濃度(モル比率(Si/(Si+Hf)))との関係を示すグラフである。
[図12]図12は、本発明の一実施形態例の方法により成膜されたウエハ表面のXPSスペクトル線図である。
[図13]図13は、本発明の一実施形態例のMISFETの模式的断面図である。
[図14]図14(a)〜(d)はそれぞれ、本発明の一実施形態例のMISFETの製造方法の一工程段階を示す断面図である。

Claims (20)

  1. シリコン基板と、
    前記シリコン基板上に形成され、窒素および酸素の少なくとも1種とシリコンとを含有する絶縁膜と、
    前記絶縁膜上に形成され、シリコン及びハフニウムを含む金属酸化膜と、
    前記金属酸化膜上に形成されたゲート電極とを具備し、
    前記金属酸化膜中のシリコンのモル比率(Si/(Si+Hf))が2%以上15%以下であるMIS型電界効果トランジスタを備えることを特徴とする半導体装置。
  2. 前記金属酸化膜中の多結晶粒の直径は30nm以上100nm未満であることを特徴とする請求項1に記載の半導体装置。
  3. 前記金属酸化膜上にシリコン窒化膜を有するMIS型電界効果トランジスタを備えることを特徴とする請求項1又は2に記載の半導体装置。
  4. 金属原料として有機金属ハフニウムと有機金属シリコン、酸化剤として水を用いるシリコン及びハフニウムを含む金属酸化膜の気相成長方法であって、水の分圧を1E−6Torr(1.33×10−4Pa)以上、1E−5Torr(1.33×10−3Pa)以下にすることを特徴とする金属酸化膜の形成方法。
  5. 前記有機金属シリコンがトリスジメチルアミノシランであることを特徴とする請求項4に記載の金属酸化膜の形成方法。
  6. 前記有機金属ハフニウムがテトラキスジエチルアミノハフニウムであることを特徴とする請求項4に記載の金属酸化膜の形成方法。
  7. 前記有機金属シリコンがトリスジメチルアミノシランであることを特徴とする請求項6に記載の金属酸化膜の形成方法。
  8. 前記金属酸化膜形成時の基板温度が150℃以上450℃以下であることを特徴とする請求項4〜7の何れか1項に記載の金属酸化膜の形成方法。
  9. 前記金属酸化膜形成時、途中で成膜を中断し、500℃以上で酸化性雰囲気中アニールを行い、その後に再び、所定の膜厚に達するまで成膜を行うことを特徴とする請求項8に記載の金属酸化膜の形成方法。
  10. 前記金属酸化膜形成時、途中で成膜を中断し、500℃以上で酸化性雰囲気中アニールを行い、その後に再び、所定の膜厚に達するまで成膜を行うことを特徴とする4〜7の何れか1項に記載の金属酸化膜の形成方法。
  11. 前記金属酸化膜形成時、膜厚が1nm以下で成膜を中断し、500℃以上で酸化性雰囲気中アニールを行い、その後に再び、所定の膜厚に達するまで成膜を行うことを特徴とする請求項10に記載の金属酸化膜の形成方法。
  12. 前記金属酸化膜形成後、酸化性雰囲気下500℃以上でアニールを行うことを特徴とする請求項11に記載の金属酸化膜の形成方法。
  13. 前記金属酸化膜形成後、酸化性雰囲気下500℃以上でアニールを行うことを特徴とする請求項4〜7のいずれか1項に記載の金属酸化膜の形成方法。
  14. 前記金属酸化膜形成後、不活性ガス雰囲気下700℃以上でアニールを行うことを特徴とする請求項12に記載の金属酸化膜の形成方法。
  15. 前記金属酸化膜形成後、不活性ガス雰囲気下700℃以上でアニールを行うことを特徴とする請求項4〜7のいずれか1項に記載の金属酸化膜の形成方法。
  16. 請求項1〜3の何れか1項に記載の半導体装置を製造する方法であって、前記金属酸化膜を、請求項4〜7のいずれか1項に記載の金属酸化膜の形成方法により形成することを特徴とする半導体装置の製造方法。
  17. 請求項1〜3の何れか1項に記載の半導体装置を製造する方法であって、前記金属酸化膜を、請求項9に記載の金属酸化膜の形成方法により形成することを特徴とする半導体装置の製造方法。
  18. 請求項1〜3の何れか1項に記載の半導体装置を製造する方法であって、前記金属酸化膜を、請求項11に記載の金属酸化膜の形成方法により形成することを特徴とする半導体装置の製造方法。
  19. 請求項1〜3の何れか1項に記載の半導体装置を製造する方法であって、前記金属酸化膜を、請求項12に記載の金属酸化膜の形成方法により形成することを特徴とする半導体装置の製造方法。
  20. 請求項1〜3の何れか1項に記載の半導体装置を製造する方法であって、前記金属酸化膜を、請求項14に記載の金属酸化膜の形成方法により形成することを特徴とする半導体装置の製造方法。
JP2005506524A 2003-05-29 2004-05-31 Mis型電界効果トランジスタを備える半導体装置 Expired - Lifetime JP4742867B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005506524A JP4742867B2 (ja) 2003-05-29 2004-05-31 Mis型電界効果トランジスタを備える半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003153232 2003-05-29
JP2003153232 2003-05-29
JP2005506524A JP4742867B2 (ja) 2003-05-29 2004-05-31 Mis型電界効果トランジスタを備える半導体装置
PCT/JP2004/007480 WO2004107451A1 (ja) 2003-05-29 2004-05-31 Mis型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法

Publications (2)

Publication Number Publication Date
JPWO2004107451A1 true JPWO2004107451A1 (ja) 2006-07-20
JP4742867B2 JP4742867B2 (ja) 2011-08-10

Family

ID=33487285

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005506524A Expired - Lifetime JP4742867B2 (ja) 2003-05-29 2004-05-31 Mis型電界効果トランジスタを備える半導体装置

Country Status (3)

Country Link
US (1) US7476916B2 (ja)
JP (1) JP4742867B2 (ja)
WO (1) WO2004107451A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4522900B2 (ja) * 2005-03-30 2010-08-11 東京エレクトロン株式会社 成膜方法および記録媒体
US20080164582A1 (en) * 2007-01-05 2008-07-10 Shrinivas Govindarajan Semiconductor devices and methods of manufacture thereof
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
US8735243B2 (en) * 2007-08-06 2014-05-27 International Business Machines Corporation FET device with stabilized threshold modifying material
JP2009239002A (ja) * 2008-03-27 2009-10-15 Fujitsu Ltd 半導体装置の製造方法
US7816278B2 (en) * 2008-03-28 2010-10-19 Tokyo Electron Limited In-situ hybrid deposition of high dielectric constant films using atomic layer deposition and chemical vapor deposition
JP4792132B2 (ja) * 2009-02-27 2011-10-12 キヤノンアネルバ株式会社 誘電体ならびに半導体装置の製造方法、プログラム、および、記録媒体
US8450774B2 (en) 2009-07-13 2013-05-28 Cornell University High performance power switch
JP5149936B2 (ja) * 2010-04-28 2013-02-20 パナソニック株式会社 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
WO2013075209A1 (en) * 2011-11-24 2013-05-30 University Of Manitoba Oxidation of metallic films
JP5882075B2 (ja) * 2012-02-06 2016-03-09 東京エレクトロン株式会社 キャパシタの製造方法、キャパシタ、およびそれに用いられる誘電体膜の形成方法
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450428A (en) * 1987-08-20 1989-02-27 Tokyo Noukou Univ Oxide thin film having high permittivity and formation thereof
JP2000349287A (ja) * 1999-06-08 2000-12-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2003008011A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003092404A (ja) * 2001-07-09 2003-03-28 Nikko Materials Co Ltd ゲート酸化膜形成用ハフニウムシリサイドターゲット及びその製造方法
JP2003124460A (ja) * 2001-10-15 2003-04-25 Atsushi Ogura ゲート酸化膜、素子、ゲート酸化膜形成方法、ゲート酸化膜形成材料

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642131B2 (en) 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
US6797599B2 (en) * 2001-08-31 2004-09-28 Texas Instruments Incorporated Gate structure and method
JP4025542B2 (ja) * 2001-12-11 2007-12-19 松下電器産業株式会社 絶縁膜形成方法、半導体装置及びその製造方法
JP2003249649A (ja) * 2002-02-26 2003-09-05 Toshiba Corp 半導体装置及びその製造方法
JP3627106B2 (ja) * 2002-05-27 2005-03-09 株式会社高純度化学研究所 原子層吸着堆積法によるハフニウムシリケート薄膜の製造方法
US6780708B1 (en) * 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450428A (en) * 1987-08-20 1989-02-27 Tokyo Noukou Univ Oxide thin film having high permittivity and formation thereof
JP2000349287A (ja) * 1999-06-08 2000-12-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2003008011A (ja) * 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003092404A (ja) * 2001-07-09 2003-03-28 Nikko Materials Co Ltd ゲート酸化膜形成用ハフニウムシリサイドターゲット及びその製造方法
JP2003124460A (ja) * 2001-10-15 2003-04-25 Atsushi Ogura ゲート酸化膜、素子、ゲート酸化膜形成方法、ゲート酸化膜形成材料

Also Published As

Publication number Publication date
JP4742867B2 (ja) 2011-08-10
WO2004107451A1 (ja) 2004-12-09
US7476916B2 (en) 2009-01-13
US20070096104A1 (en) 2007-05-03

Similar Documents

Publication Publication Date Title
JP4492783B2 (ja) 半導体装置及びその製造方法
JP4895803B2 (ja) 誘電体膜及びゲートスタックの形成方法並びに誘電体膜の処理方法
JP4340830B2 (ja) 半導体装置のゲート絶縁膜形成方法
US7217659B2 (en) Process for producing materials for electronic device
JP4104834B2 (ja) Mis型電界効果トランジスタの製造方法
US7473994B2 (en) Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device
JP4277268B2 (ja) 金属化合物薄膜の製造方法、ならびに当該金属化合物薄膜を含む半導体装置の製造方法
US20100096707A1 (en) Method for Forming Insulation Film
JP4742867B2 (ja) Mis型電界効果トランジスタを備える半導体装置
JP3593340B2 (ja) 集積回路デバイスの製造方法
JP2003297826A (ja) 半導体装置の製造方法及び半導体装置
JP3399413B2 (ja) 酸窒化膜およびその形成方法
US7160818B2 (en) Semiconductor device and method for fabricating same
US7358198B2 (en) Semiconductor device and method for fabricating same
JP2008072001A (ja) 半導体装置及びその製造方法
KR20120131813A (ko) 반도체 소자의 제조 방법
JP4190175B2 (ja) 高誘電率金属酸化物膜を有する半導体装置の製造方法
KR100530149B1 (ko) 반도체 소자의 게이트 전극 제조 방법
JP2005285805A (ja) 半導体装置の製造方法
JP2005328072A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060517

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070423

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110425

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4742867

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z02

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250