JPS64714B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は一般のテレビジヨン信号あるいは電話
回線を利用して送られてくるパターン情報のデー
タを受信し、これを解読してメモリに蓄積しその
内容を陰極線の走査に同期して読出し陰極線管に
表示する表示装置において用いられるドツトパタ
ーンメモリの読出し回路に関するものである。

現在テレビジヨン受像機等を利用して文字情報
等を陰極線管画面上に再生し、通常のテレビジヨ
ン放送以外のデータを再生する実験が進められて
いる。一般のテレビジヨン放送においては垂直帰
線期間に文字情報コード等を挿入し、利用者側で
この情報を選択して必要な情報を得る文字放送シ
ステムがある。一方電話回線を利用しこの電話回
線を中継器として情報センターと利用者端末間を
接続し、利用者端末からの要求に応じて情報セン
ターから必要な画像情報データを電話回線を利用
して伝送し、利用者端末のテレビジヨン受像機又
は専用モニター受像機を使用して必要な文字情報
を再生するシステムが開発されている。このシス
テムを通常キヤプテンシステムと呼称されてい
る。このキヤプテンシステムについてはすでに
「テレビジヨン学会誌 1980年第34巻第10号」の
第893頁以降にその詳細内容論文が掲載されてい
る。この文献の第896頁には利用者端末としてア
ダプター型のブロツク構成図が示され、又その説
明がなされている。この説明によれば利用者端末
はテレビジヨン受像機の他に回線接続装置、アダ
プター、リモコンキーパツドで構成されており、
受信した画像情報データは復調回路で復調された
後、主制御部のマイクロプロセツサの制御により
フラグ処理、誤り処理、デイスクラングル処理を
行いパターン情報メモリ及び色情報メモリの所定
の位置に書込まれる。このメモリに書込まれた情
報を陰極線管の走査に同期させて読出し、R.G.B
信号に合成しカラーエンコーダで複合映像信号に
変換後RF変調してVHFの空チヤンネルを利用し
てテレビジヨン受像機に送り込み必要な情報を再
生している。ところでこの様に陰極線管画面上に
文字や図形を再生する場合にはドツトの集合とし
て表示されるが、この時にドツト間の連らなる部
分を斜め方向に形成した時に各ドツト間は連続し
た線状とはならず階段状に再現されてしまい通常
一般に書かれる文字等と比較すると非常に不自然
なものとなり見苦しいものとなる。この見苦しい
階段状の文字や図形を少しでも自然の状態に近づ
けるためにドツトの並びの斜めを検出し、この検
出出力によつて斜めの空間部分を埋める様に補間
ドツトを発生させて自然体に近づけるスムージン
グ処理等がとられ出来る限り自然の文字や図形状
態に近づける工夫がなされている。このスムージ
ングについて第１図を参照して説明する。第１図
は画面に再生されるドツトを示すもので、例えば
図のＹドツトを中心に考えた時にこの斜めを検出
するためにはＵドツトからＸドツトまでとＺドツ
トの位置を検出し夫々のドツトがあるか否かによ
つて斜めを検出しなければならない。つまりＹド
ツトを中心にして斜めを検出する時にはＵドツト
からＸドツトまでの情報とＺドツトの情報を同時
に入力する必要がある。このうちＵドツトからＷ
ドツトまではＹドツトからみると１水平走査期間
前のドツトでありＸドツトからＺドツトまでは同
一水平走査期間中のものであるからＸドツトから
Ｚドツトまでの情報は２段シフトレジスタから取
り出すことができる。この様な各ドツトの情報を
得る回路の一例を第２図に示す。第２図に示す回
路においては表示される陰極線管画面表示部分に
対応して水平方向で256ビツトとし垂直方向とし
て256ラインを有した８ビツト並列データ構成の
ドツトパターンメモリ１１を有し、このドツトパ
ターンメモリ１１にはすでにドツトパターン情報
が書込まれているものとする。そしてこのドツト
パターンメモリ１１を８ビツト並列データ構成と
した場合には水平方向アドレスとして５本のアド
レスを必要とし垂直方向アドレスとして８本のア
ドレスを必要とする。このドツトパターンメモリ
１１を読み出すために端子１２に第３図ｂ及びこ
れを拡大して示す第３図ｅの様な基本表示クロツ
ク信号が供給される。尚第３図ａは水平同期信号
を示している。この基本表示クロツク信号はビツ
トカウンタ１３に供給される。このビツトカウン
タ１３は８段のカウンタとして構成されており、
前段の３段カウンタ１４に基本表示クロツク信号
が供給される。この３段カウンタ１４のカウンタ
出力は５段カウンタ１５に供給されこの５段カウ
ンタ１５の各カウンタ出力は夫々ドツトパターン
メモリ１１の水平方向アドレス信号として供給さ
れる。一方端子１６には第３図ｃ及びこれを拡大
して第３図ｆに示す水平データ読出し期間信号が
供給され、この信号は前記ビツトカウンタ１３に
リセツト信号として供給されると共にラインカウ
ンタ１７に供給される。このラインカウンタ１７
には端子１８から垂直表示期間信号がリセツト信
号として供給されておりラインカウンタ１７の８
個の出力はドツトパターンメモリ１１の垂直方向
アドレス信号としてドツトパターンメモリ１１に
供給される。このラインカウンタ１７の出力変化
は第３図ｄに示す様になる。この様にドツトパタ
ーンメモリ１１にはビツトカウンタ１３からの水
平方向アドレス信号とラインカウンタ１７から垂
直方向アドレス信号が供給されドツトパターンメ
モリ１１に蓄積されているデータをアドレス信号
に応じて第３図ｋに示す様に読出す。このドツト
パターンメモリ１１から読出された８ビツト並列
データは並列直列変換回路１９に供給される。こ
のドツトパターンメモリ１１から読出される並列
データは基本クロツク信号周期の８倍の周期に８
ビツトづつ読出されるものであり、この読出され
た並列データを並列直列変換回路１９で直列デー
タに変換しなおす。この並列直列変換回路１９に
は更に第３図ｌに示すロードパルスが供給されて
おり、このロードパルスは前記３段カウンタ１４
の各カウンタ出力からロードパルス発生回路２０
でロードパルスを発生させているものである。こ
のカウンタ１４の１段目カウンタ出力は第３図ｇ
に示し２段目カウンタ出力は第３図ｈに、３段目
カウンタ出力は第３図ｉに、そして５段カウンタ
１５の１段目、換言すればビツトカウンタ１３の
４段目カウンタ出力は第３図ｊに示す様になる。
このロードパルスは３段カウンタ１４の１段目か
ら３段目のカウンタ出力全てが「１」の時に発生
する。そして更に端子１２からの基本表示クロツ
ク信号も並列直列変換回路１９に供給されてお
り、この回路１９で変換された直列データは２ビ
ツト構成シフトレジスタ２１と１水平期間遅延用
シフトレジスタ２２に供給される。この２ビツト
構成シフトレジスタ２１は１ビツトシフトレジス
タ２３，２４からなつており、各シフトレジスタ
２３，２４にも基本表示クロツク信号が供給され
ている。従つてこのシフトレジスタ２３，２４の
入出力信号から第１図に示したX.Y.Zドツトに対
応する出力が得られる。即ちシフトレジスタ２４
の出力からはＸドツトに対応する第３図ｏに示す
出力が、シフトレジスタ２３の出力からはＹドツ
トに対応する第３図ｎに示す出力が、又シフトレ
ジスタ２３の入力からＺドツトに対応する第３図
ｍに対応した出力を得ることができる。一方前記
１水平期間遅延用シフトレジスタ２２は256ビツ
トシフトレジスタとして構成されており、このシ
フトレジスタ２２にはアンドゲート２５の出力が
供給されている。このアンドゲート２５には前述
のデータ読出し期間信号と基本表示クロツク信号
とが供給されておりアンドゲート２５の出力には
１水平走査期間に256個のクロツク信号を得るこ
とができる。この１水平期間遅延用シフトレジス
タ２２の出力は２ビツト構成シフトレジスタ２６
に供給され、この２ビツト構成シフトレジスタ２
６も１ビツトシフトレジスタ２７，２８の組合せ
から構成されており、各シフトレジスタ２７，２
８には基本表示クロツク信号が供給されている。
この１ビツトシフトレジスタ２７，２８の入出力
信号から第１図に示したＵドツトからＷドツトに
対応する出力が得られる。即ち１ビツトシフトレ
ジスタ２８の出力からＵドツトに対応する第３図
ｒに示す出力が、又１ビツトシフトレジスタ２７
の出力からＶドツトに対応する第３図ｑに示す出
力が、１ビツトシフトレジスタ２７の入力からＷ
ドツトに対応する第３図ｐに示す出力が夫々得ら
れる。このＵドツトからＷドツトに対応する信号
は１水平期間遅延用シフトレジスタ２２のために
１水平走査前に読出されたデータが１水平期間遅
延されて供給されるためにＸドツト〜Ｚドツト対
応信号と一致して読出されており、Ｕドツト〜Ｗ
ドツト及びＸドツト〜Ｚドツトの対応信号は夫々
同期して読出されていることとなる。従つて第１
図に示す各ドツトもＹドツトを基準として考えた
場合でも１水平期間前のＵ〜Ｗドツトの対応する
信号をＹドツトに対応する信号と同じ水平期間に
同期して読取ることができるから、これらの各ド
ツトに対応した信号を利用して斜め検出をおこな
うことができる。

しかしながらこの様な従来のドツトパターンメ
モリ読出し回路においては斜め検出をおこない補
間ドツトを発生させて文字や図形等の段違い表示
を一般に用いられている文字や図形の書体により
近づけることができるが１水平期間データを遅延
させるために256ビツトのシフトレジスタからな
る１水平期間遅延用シフトレジスタを使用する必
要がありしかも水平方向のドツト数が増加すれば
当然このシフトレジスタのビツト数を増加させな
くてはならず回路が複雑となる。更に前記説明で
はＹドツトを基準に１水平期間前のドツトに対し
て考察しているが１水平期間後のドツトに対して
も必要処理をおこなおうとする場合には更にもう
１つの１水平期間遅延用シフトレジスタを必要と
しシフトレジスタの数が大きくなる欠点がある。

本発明はこの様な欠点を改良したもので回路構
成が複雑となる256ビツトシフトレジスタからな
る１水平期間遅延用シフトレジスタを使用するこ
となく簡単な回路構成で構成し得るドツトパター
ンメモリ読出し回路を提供することを目的とす
る。

以下図面を参照して本発明の実施例について詳
細に説明する。

第４図は本発明に係るドツトパターンメモリ読
出し回路を示すもので、ドツトパターンメモリ４
１は第１図に示したドツトパターンメモリと同じ
構成のものを使用したものであつて８ビツト並列
データ構成になされており陰極線管画面表示位置
に対応して水平方向に256ドツト、垂直方向に256
ラインあるとした場合に水平方向アドレスとして
は５本、垂直方向アドレスとして８本を必要とす
る。この水平方向アドレスは端子４２に供給され
る基本表示クロツク信号をビツトカウンタ４３で
カウントしこのカウンタ４３出力から得ることが
できる。この基本表示クロツク信号は第５図に示
す様に第５図ａに水平同期信号を基準にとつた時
に第５図ｂに示す様に連続した信号となつてい
る。この基本表示クロツク信号を拡大して示すと
第５図ｅの様になる。この基本表示クロツク信号
が８段構成のビツトカウンタ４３の３段カウンタ
４４に入力され、このカウンタ４４の出力は５段
カウンタ４５に供給される。この５段カウンタ４
５の各段の出力は夫々ドツトパターンメモリ４１
に水平方向アドレス信号として供給される。一方
端子４６には第５図ｃに示す水平データ読出し期
間信号が供給され、この信号はビツトカウンタ４
３のリセツト信号として供給されると共にライン
カウンタ４７に供給されている。このラインカウ
ンタ４７には垂直データ読出し期間信号がリセツ
ト信号として供給されており、ラインカウンタ４
７ではこのカウンタ４７に供給される水平データ
読出し期間信号をカウンタし各段の出力からのカ
ウンタ出力を加算器４８に被加算数として供給す
る。このラインカウンタ４７の出力変化を示すと
第５図ｄに示す様になる。この加算器４８には前
記ビツトカウンタ４３の出力も加算数として各ビ
ツトに共通に供給されている。即ち３段カウンタ
４４の３段目カウンタ出力が供給されるものであ
るが、この３段カウンタ４４の各段のカウンタ出
力を示すと第５図ｇ〜ｉに示す様になる。尚第５
図ｆは第５図ｃの水平データ読出し期間信号を拡
大して示しているものである。この第５図ｉに示
す３段目カウンタ出力がラインカウンタ４７出力
と共に加算器４８に加えられこのビツトカウンタ
４３出力が各ビツト共通に入力されるため加算数
はオール「０」又はオール「１」となる。従つて
加算器４８出力にはビツトカウンタ４３からの出
力が「０」の時にラインカウンタ４７出力のカウ
ント値がそのまま出力され「１」の時にラインカ
ウンタ４７のカウント値から「１」を引いたカウ
ント値が出力される。この「１」を引いたカウン
ト値は前水平期間アドレスとなる。この加算器４
８出力がドツトパターンメモリ４１に供給され垂
直方向アドレス信号として利用される。この垂直
方向アドレス切換タイミングは第５図ｋに示す様
になつており、又第５図ｊに示す図は５段カウン
タ４５の第１段目、換言すればビツトカウンタ４
３の４段目のカウンタ出力を示すものである。こ
の様にしてドツトパターンメモリ４１にはビツト
カウンタ４３出力である水平方向アドレス信号と
加算器４８出力である垂直方向アドレス信号とが
供給され、このドツトパターンメモリ４３に蓄積
されていたデータがこれらアドレス信号によつて
第５図ｌに示す様に読出され８ビツト並列データ
として第１及び第２の並列直列変換回路４９，５
０に夫々供給される。この第１及び第２の並列直
列変換回路４９，５０にはロードパルスが供給さ
れる。このロードパルスは前記ビツトカウンタ４
３のカウンタ出力から形成される。即ちビツトカ
ウンタ４３の３段カウンタ４４の各カウンタ出力
をロードパルス発生回路５１に供給し、このロー
ドパルス発生回路５１によつて第５図ｍに示す第
１ロードパルスと第５図ｎに示す第２ロードパル
スを発生させる。第１ロードパルスは３段カウン
タ４４の１段、２段目カウンタ出力が「１」で３
段目カウンタ出力が「０」の時に発生するが、こ
れはドツトパターンメモリ４３の垂直方向アドレ
スに現在の水平走査期間アドレスが入力されてい
る時に出力されるものであり、第２ロードパルス
は３段カウンタ４４の１段、２段、３段目のカウ
ンタ出力が全て「１」の場合に発生するものでド
ツトパターンメモリ４３の垂直方向アドレスに前
水平走査期間アドレスが入力されている時に出力
されるものであり第１ロードパルスは第１並列直
列変換回路４９に、第２ロードパルスは第２並列
直列変換回路５０に夫々供給される。この第１及
び第２並列直列変換回路４９，５０には基本表示
クロツク信号が供給されており第１並列直列変換
回路４９では現在の水平走査期間データが直列デ
ータに変換されたものとなり、このデータはシフ
トレジスタ５２に供給され、このシフトレジスタ
５２は第１第２ロードパルスのビツトの差の分の
長さをもつシフトレジスタであり４ビツトの差の
時には４段のシフトレジスタとする。このシフト
レジスタ５２出力は第５図ｏに示すデータ出力で
あり、この出力が２ビツト構成シフトレジスタ５
３に供給される。このシフトレジスタ５２出力が
第１図に示す１水平期間遅延用シフトレジスタの
出力と同じ状態の出力となる。この２ビツト構成
シフトレジスタ５３は２個の１ビツトシフトレジ
スタ５４，５５から構成されており、シフトレジ
スタ５５の出力からＸドツトに対応する第５図ｒ
に示す出力が、シフトレジスタ５４の出力からＹ
に対応する第５図ｑに示す出力が、又シフトレジ
スタ５４の入力側からＺドツトに対応する第５図
ｐに示す出力が夫々得られる。又第２並列直列変
換回路５０では前水平走査期間データが直列デー
タに変換されたものとなりこの直列データに変換
されたデータは２ビツト構成シフトレジスタ５６
に供給され、この２ビト構成シフトレジスタ５６
も２つの１ビツトシフトレジスタ５７，５８から
構成されており、１ビツトシフトレジスタ５８の
出力から第５図ｕに示すＵドツトに対応する出力
が、１ビツトシフトレジスタ５７の出力から第５
図ｔに示すＶドツトに対応する出力が、同様に１
ビツトシフトレジスタ５７の入力側から第５図ｓ
に示すＷドツトに対応する出力が夫々得られる。

尚上記説明では２水平走査期間のデータを利用
する場合について述べたが更にこの考えを発展さ
せて３水平走査期間以上のデータを利用する場合
でも加算器４８の加算数を水平方向アドレスの最
小切換周期内で変化させるのみで垂直方向アドレ
スの指定を変えられるからそのアドレスによつて
読出されたドツトパターンメモリ４１の出力を受
ける並列直列変換回路を追加するのみで対処する
ことができる。つまり加算器４８の加算数に応じ
て並列直列変換回路の数を設定することで複数の
水平走査期間のデータを、多数ビツト構成の１水
平期間遅延用シフトレジスタを複数個設けないで
も構成することができる。

以上の様に本発明によれば従来必要とされてい
た256ビツト又はそれ以上のビツト数を有する１
水平走査期間に表示されるドツト数に対応したビ
ツト数のシフトレジスタを使用することがなく回
路が簡略化され、又加算器に加える加算数を変更
することで自由に垂直方向アドレスを読出すこと
が可能であり２水平走査期間以上のデータを必要
とする場合にあつてもゲート数をさほど増加させ
ないで回路を構成することができる等、回路の簡
略化及び設計の自由度を増加させることができる
等の利点を有するものである。

【図面の簡単な説明】

第１図は陰極線管画面上に表示されるドツト表
示状態を示す説明用略図、第２図は従来のドツト
パターンメモリ読出し回路を示す回路構成図、第
３図は第２図に示すドツトパターンメモリ読出し
回路の各部の波形を示す動作波形図、第４図は本
発明に係るドツトパターンメモリ読出し回路を示
す回路構成図、第５図は第４図に示すドツトパタ
ーンメモリ読出し回路の各部の波形を示す動作波
形図である。 ４１……ドツトパターンメモリ、４３……ビツ
トカウンタ、４７……ラインカウンタ、４８……
加算器、４９，５０……並列直列変換回路、５２
……シフトレジスタ、５３，５６……２ビツト構
成シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 所定のデータを格納し陰極線管表示画面部分
   に対応したアドレスを有するドツトパターンメモ
   リと、このメモリの水平アドレス信号を発生させ
   るビツトカウンタ及び垂直アドレス信号を発生さ
   せるラインカウンタと、このラインカウンタ出力
   を被加算数とし水平方向アドレスの最小切換周期
   より短い信号を加算数として供給されその加算出
   力を前記ドツトパターンメモリの垂直方向アドレ
   ス信号として供給する加算器と、このドツトパタ
   ーンメモリの並列データ出力を直列データに変換
   し前記加算数の切換に同期してロードする複数の
   並列直列変換回路とを具備したことを特徴とする
   ドツトパターンメモリ読出し回路。 ２ 前記加算器に加える加算数信号としてビツト
   カウンタ出力を使用することを特徴とする特許請
   求の範囲第１項記載のドツトパターンメモリ読出
   し回路。 ３ 前記並列直列変換回路を２回路で構成し、こ
   の回路の一方を直接２ビツト構成シフトレジスタ
   に供給し他方をシフトレジスタを介して他の２ビ
   ツト構成シフトレジスタに供給する様に構成した
   特許請求の範囲第１項記載のドツトパターンメモ
   リ読出し回路。