JPS5929291A - ドツトパタ−ンメモリ読出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般のテレビジョン信号あるいは電話回線を利
用して送られてくるパターン’ｈＴ報のデータを受信し
、これを解読してメモリに；＃積しその内宕を陰極線の
走査に同ＪｔＪＪ　してＢＩＣ出し陰極線管に表示する
表示装置において用いられるドツトパターンメモリの抗
出し回路に関するものである。

現在テレビジョン受像機等を利用して文字情報等を陰極
線管画面上に再生し、通常のプレビジョン放送以外のデ
ータを再生する実験が進められている。一般のテレビジ
ョン放送においては垂直帰線期間に文字情報コード等を
押入し、利用者側でこの情報を選択して必要な情報を得
る文字放送シスチン、がある。一方１（１；話回線を利
用しこの電話回線を中継器として情報センターと利用者
端末間を接続し、利用者ψ１′Ａｉ末からの製氷に応じ
て情報センターから必要な画像・１Ｎ報データを電話回
線を利用して伝送し、利用者端末のテレビジョン受像機
又ヲ１゛専用モニター受像機を使用して必要な文字情報
を出生するシスチン、が開発されている。このシステム
を通常ギャグテンシステノ、と呼称されている。

このキーＡ′ゾデンシスデムにつ℃・てはすでに１テレ
ビジ円ン学会言７；１９ＦｔＱイ「第：３４巻第１０号
」の第８９３頁り、降にその詳細内容論文が掲載されて
いる。この文献の第８９６頁には利用者端末としてアダ
プター型の７゛ロツク構成が示され、又その説明が１工
さ才じＣいる。この説明に、Ｌれば利用者端末はテレビ
ジョン受１′４！機の他に回線接！７＋＋装置１り、ア
ダプター。

す゛ｅコンキーバッドで構成さλ１ており、受信した画
ＩＳ：１メｉ＋ｌ＋データは復調ｌｊｌ路で復調された
後、主側７．１１１部のマイクロプロセツサの制御によ
りフラグ処理、■Ｃ１り処］Ｊｌｉ、ディスクランゲル
処理を行いパターン情報メモリ及び色１１￥報メモリの
所定の位置に宙込まれる。このメモリに１．１込まれた
情報を陰極Ｉｊｌ管の走査に同期させて胱出し、几、Ｇ
、ｉ）信号に合成しカラーエンコーダで接台映像信号に
変換後１も［ｉ″変調てＶｌｌｉ−の空チャンネルを利
用してプレビジョン受像機に送り込み必要な情報をＬＩ
Ｉ生している。ところでこの様に陰極線管＋ｕｉｉ面上
に文字や図形を再生する場合にはドツトの集合として表
示されるが、この時にドツト間の連らなる部分を斜め方
向に形成した時に名ドツト間は連続した線状どはならず
階段状に書現されてしまい通常一般にＶｔ１−かれる文
字等と比較すると非常に不自然なものとなり見苦しいも
のとなる。この見苦しい階段状の文字や（シ（形を少し
でも自然の状態に近づけるためにドツトの並びの斜めを
検出し、この検出出力によって斜めの空間部分を埋める
様に補間ドツトを発生させて自然体に近づけるスムージ
ング処理等がとられ出来る限り自然の文字や図形状態に
近づける工夫がなされている。このスノ・−ジンクにつ
いて第１図を参Ｉｆｆ（して説ＩＪＩＪする。シ４１１
ン１は画面に１ｑ生されるドツトを示すもので、例えば
図のＸドツトを中心に考えた時にこの斜めを検出するた
めしこ【」、ｌ、ＪドツトからＸドツトまでと２ドツト
の位置を検出し夫々のドツトがあるか否かによって斜め
を４ｍ出しなければならない。つまりＸドツトを中心に
し′〔余１めをイ灸出する時にはＵドツトからＸドツト
までの情報とＸドツトのｆＩＶ報を同時に入力する必要
がある。このうちＵドツトからＷドツトまではＹドラ）
・からみると１水平走査期ｎ１前のドラ）・でありＸド
ツトから２ドツトまでは同−水平同期信号のものである
からＸドツトからＸドツトまでの情報は２段シフトレジ
スタから取り出すことができる１、この様な各ドツトの
ｔｌＩ報を得る回路の一例を第２図に示す。第２図に示
す回路においては表示される陰極線管画面表示部分に対
応して水平方向で２５６ビツトとし垂直方向として２５
６ラインを有した８ビット並列データ構成のドツトパタ
ーンメモリ（１１）を有し７、このドツトパターンメモ
リ（１ｊ）にはすでにドツトパターン情報が書込まれて
いるものとする。そしてこのドツトパターンメモリ（１
１）を８ピット並列データ構成とした場合には水平方向
アドレスとして５本のアドレスを必要とし垂１ａ方向ア
ドレスとして８本のアドレスを必要とする。このドツト
パターンメモリ（１１）を読み出すために端子（１２）
に第３図（ｂ）及びこれを拡大して示す第３図（ｅ）の
様な基本表示クロックイご号が供給される。尚第３図（
ａ）は水平同期信号を示している。この基本表示クロッ
ク信号はピットカウンタ（１３）に供給される。このピ
ットカウンタ（１３）は８段のカウンタとして構成され
ており、前段の３段カウンタ（１４）に基本表示クロッ
ク信号が供給される。この３段カウンタ（１４）のカウ
ンタ出力は５段カウンタ（１５）に供給されこの５段ノ
ｌウンタ（１５）の各カウンタ出力は夫々ドツトパター
ンメモリ（１１）の水平方向アドレス信号として供給さ
れる。一方、ＸＭ子（１６）には第３図（Ｃ）及びこれ
を拡大して第３図（ｆ）に示す水平データ読出し期間（
ｉｔ号が１）（給され、この信号は前記ピットカウンタ
（１３）にリセツ）（Ｍ号として供給されると共にライ
ンカウンタ（１７）に供給される。このラインヵウンタ
（１７）には端子（１８）から垂直表示期間信号がリセ
ット（ｒＴ号として供給されておりラインカウンタ（１
７）の８個の出力はドツトパターンメモリ（１１）の垂
直方向アドレス信号としてトノトノくターンメモリ（１
１）に供給される。このラインカウンタ（１７）の出力
変化は第３図（ｄ）に示す様になる。この様にドツトパ
ターンメモリ（１１）に髪よビットカウンタ（１３）か
らの水平方向アドレス信号とラインカウンタ（１７）か
ら垂直方向アドレス信号が供給されドツトパターンメモ
リ（１１）に蓄積されているデータをアドレス信号に応
じて第３図（ｋ）に示す様に読出す。このドツトパター
ンメモリ（１１）から読出された８ビット並列データは
並列直列変換回路（１９）に供給される。このドツトパ
ターンメモリ（１１）から読出される並列ターンは基本
クロック信号周期の８倍の周期に８ビツトづつ読出され
るものであり、との読出された並列データを並列直列変
換回路ルスが供給されており、このロードパルスは前記
３段カウンタ（１４）の各カウンタ出力からロートノく
ルス発生回路（２０）でロードパルスを発生させ゛〔℃
・るものである。このカウンタ（１４）の１段目カウン
タ出力は第３図（ｇ）　ＶＣ示し２段目カウンタ出力は
当□￥３図（ｈ）に、３段目カウンタ出力は第３図（ｊ
）に、そして５段カウンタ（１５）の１段目、換言すれ
ばビットカウンタ（１３）の４段目ノノウンク出力は第
３図（Ｈに示す様になる。このロートノくルスｌニア、
　３段カウンタ（１４）の１段目から３段目のカウンタ
出力全てが「１」の時に発生ずる。そして更に端子（１
２）からの基本表示クロック信号も並列直列変換回路（
１９）に供給さ第１て、ｔｄす、この回路（１９）で変
換された直列データは２ビツト構成シフトレジスタ（２
１）と１水平期間遅延用シフトレジスタ（２２）に供給
される。この２ビット構成シフトレジスク（２Ｉ）を」
、１ビツトシフトレジスタ（２３）　（２４）からなっ
ており、各シフトレジスタ（２３）　（２４）にも基本
表示クロック信号が供給されている。従ってこのシフト
レジスタ（２３）　（２４）の入出力信号から第１図に
示した、Ｘ、Ｙ、Ｚドツトに対応する出力が得られる。

即ちシフトレジスタ（２４）の出力がらｋｌ　ｘドツト
に対応する９Ｆ　３図（０）に示す出力が、シフトレジ
スタ（２３）の出力からを；ＩＹドツトに対応する第３
図（ＩＩ）　Ｋ示ず出力が、又シフトレジスタ（２３）
の人力がらＺドツＮ７Ｃ対応する第３図（＋ｎ）に対応
した出力を得ることができる。一方前記１水千期間遅延
用シフトレジスタ（２２）は２５６ビツトシフトレジス
タとして構成されており、このシフトレジスタ（２２）
にはアンドグー）　（２５）の出力が供給さ才１でいる
。このアンドゲート（２５）には前述のデータ読出し期
間信号と一一・本表示クロック信号とが供給されており
アンドグー）　（２５）の出力には１水平走査期間に２
５６個のクロック信号を得ることができる。この１水平
ＪＩＪＪ　／用遅延用シフトレジスク（２２）の出力は
２ピツトｊｉ／／　族シフ）Ｌ／ジスタ（２６）に供給
され、この２ビツト構成シフトレジスタ（２６）も１ピ
ツトシフトレジメ７　（２７）　（２８）の組合せから
４′１つ成されており、各シフトレジスタ（２７）　（
２１３）には基本表示クロック信号が供給されている。

この１ビツトシフトレジスタ（２７）　（２Ｂ）の入出
力４ｇ号から第１図に示したＵドツトからＷドツトに対
応する出力が得られる。即ち１ビツトシフトレジスタ（
２８）の出力からＵドツトに対応する第３図（ｒ）に示
す出力が、又１ビツトシフトレジスタ（２７）の出力か
らＶドツトに対応する第３図（ｑ）　ニ示す出力が、１
ビツトシフトレジスタ（２７）の入力からＷドツトに対
応する第３図（ｐ）に示す出力が夫々得られる。このＵ
ドツトからＷドツトに対応するイＮ号は１水平期間遅延
用シフトレジスク（２２）のために１水平走査前に読出
されたデータが１水平期間遅延されて供給されるために
Ｘドツト〜Ｚドツト対応信号と一致して読出されてオ・
５す、Ｕド−ット〜〜■ドツト及びＸドツト〜Ｚドツト
の対応信号は夫々同期して読出されていることとなる。

従って第１図に示す各ドツトもＹドツトを基準として考
えた場合でもｌ水平期間ｈ１１のｔＪ　−Ｗドツトの対
応する信号をＹドツトに対応する（ｉ月と同じ水平期間
に同期して読取ることができるから、これらの各ドツト
に対応した信号を利用して余］め検出をおこｌ、（うこ
とができる。

しかしながらこの様な従来のドットパターンメモ’）　
Ｉｔｊｉ出し回路（クニおいては斜め検出をおこない補
間じツ）・を発生さ店て文字や図形等の段違い表示を一
般に用いられている文字や図形の書体により近づしする
ことができるが１水平期間データを遅延さぜるために２
５６ビツトのシフトレジスタからなる１水平期間遅延用
シフトレジスタを使用する必要がありしかも水平方向の
ドツト数が増加すれば当然このシフトレジスタのビット
数を増加させなくてはならず回路が複（イｔとなる７、
更に前記説明ではＹドツトを基準に１水平期間前のドツ
トに対して考察しているが１水平期間後のドツトに対し
ても必要処」！をおこｌ、［オ、τうとする場合には更
にもう１つの１水平期間′＃延用シフトレジスタを必要
とじシフトレジスタの数が大きくなる欠点がある。

（Ｊ′）、ド余白） 本発明はこのイ・γな欠点を改良したもので回路構成が
複（イｒとなる２５６ビツＩ・シフトレジスタからｉ、
、ｃる工水千期間遅延用シフトレジスタを使用すること
なく筒中な回路第１々成で構成し得るドツトパターンメ
モリ読出し回路を径供することを目的とする。

以下図面を参照して本発明の実施例につい″Ｃ，詳〃０
１に説明する。

第４図は本発明に係るドツトパターン、メモリ読出し回
路を示すもので、ドットパターンメ七り（４１）は第１
図に示し７たドツトパターンメモリと同じ４′１り成の
ものを使用したものであって８ビット並列データ構成に
ノＩされており陰極線管画？Ｔ１１表示位置に対応して
水平方向に２５６ドツト、垂ｉ〆ｆ方向に２５６ライン
あると１．た場合に水平方向アドレスとしては５木、垂
直方向アドレスとして８木を必要とする。この水平方向
アドレスは９１Ｍ子（４２）に供給される基本表示クロ
ック信号をビットカウンタ（４３ンでカウントしこのカ
ウンタ（４３）出力からイ（することかできる。このノ
ル本表示クロック信号は第５図に示す４−；Ａ　Ｋ第５
図（ａ）に水平回期４８号を基準にとった時に第５図（
ｂ）に示す様に連続した信号となっている。この基本表
示クロック（ｉ号を拡大して示すと第５図（ｅ）の様に
なる。この基本表示クロック信号が８段構成のビットカ
ウンタ（４３）の３段カウンタ（４４）に入力され、こ
のカウンタ（４４）の出力＋；ｔ、　５段カウンタ（４
５）に供給される。この５段カウンタ（４５）の各段の
出力は夫々ドツトパターンメモ’）　（４１）に水平方
向アドレス信号として供給される。一方１）ｉ＃子（４
Ｇ）には第５図（Ｃ）に示す水平データ読出し期間信号
が供給され、この信号はビットカウンタ（４３）のり七
ットイｔｔ月として供給されると共に、ラインカウンタ
（４７）に０（給されている。このジインカウンタ（４
７）には垂直データ読出し期間信りがリーヒット信号と
して供給されており、ジインカウンタ（４７）ではこの
カウンタ（４７）に供給される水Δ１′データｎソｄ出
し期間信号をカウントし各段の出力からのカウンタ出力
を加３１器（４８）に被加ｎ、数としで供給する。この
ラインカウンタ（４７）の出刃変化を示すと第５図（ｄ
）に示す様になる。この加３９器（４８）には前記ビッ
トカウンタ（４３）の出力も加算数として各ビットに共
通に供給されている。即ち３段カウンタ（４４）の３段
目カウンタ出力が供給されるものであるが、この３段カ
ウンタ（４４）の各段のカウンタ出力を示すと第５図（
ｇ）〜（ｉ）に示す様になる。尚第５図（ｆ）は第５図
（Ｃ）の水平データ読出し期間信号を拡大して示してい
るものである。この第５図（ｉ）に示す３段目カウンタ
出力がラインカウンタ（４７）出力と共に加初、器（４
８）に加えられこのビットカウンタ（４３）出力が各ビ
ット共通に入力されるため加算数はオールｒＯＪ又はオ
ール「１」となる。従って加（γＲ’４　（４８）出力
にはビットカウンタ（４３）からの出力が「ｏ」の時に
ラインカウンタ（４７）出力のカラントイ直がそのまま
出力され「１」の時にラインカウンタ（４７）のカウン
ト値から［−１」を引いたカウント値が出方される。こ
の［月を引し・たカラントイ直は前水平期間アドレスと
なる。

この加初器（４８）出力がドツトパターンメモリ（４１
）に供給され垂直方向アドレス（ｉ号として利用される
。この垂直方向アドレス切換タイミングは第５図（ｋ）
に示す様になっており、又第５図（Ｄに示す図は５段カ
ウンタ（４５）の第１段目、換言すればピットノノウン
タ（４３）の４段目のカウンタ出力を示すものである。

この様にしてドツトパターンメモリ（４１）にはビット
カウンタ（４３）出力である水平方向アドレス信号と加
算器（４８）出力である垂直方向アドレス４４号とが供
給され、このドツトパターンメモ’、Ｉ　（４３）に蓄
積されていたデータがこれらアト込 レス信号によって第５図（１）に示す様に読出され８ビ
ット並列データとして＃０１及び第２の並列直列変換回
路（４９）　（５０）に夫々供給される。このＪｌ及び
第２の並列直列変換回路（４９）　（５０）にはロード
パルスが供給される。このロードパルスは前記ビットカ
ウンタ（４３）のカウンタ出力から形成される。

即ちビットカウンタ（４３）の３段カウンタ（４４）の
各ノｌウンク出力をロードパルス発生回路（５工）に供
給し、このロードパルス発生回路（５１）によって第５
図（ｍ）に示−３第１０−ドパルスと第５図（、）に示
−すハ２ｒ′Ｊ−ドバルスを発生さ−υ、る。第１０−
ドパルスは３段カウンタ（４４）の１段、２段目カウン
タ出力が］１」で３段目カウンタ出力が「０」の時に発
生ずるが、これはドツトパターンメモリ（４３）の垂直
方向アドレスに現在の水平走査期間アドレスが入力され
ている時に出力されるものであり、第２０−ドパルスは
３段カウンタ（４４）の１段、２段、３段月のカウンタ
出力が全て「１」の場合に発律するものでドツトパター
ンメモリ（４３）の垂直方向アドレスに前水平走査期間
アドレスが入力されている時に出力されるものであり第
１０−ドパルスは第１並列１α列変換回路（４！１）に
、第２０−ドパルスは第２並列直列変換回路（５０）に
夫々供給される。

この第１及び第２並列直列変換回路（４９）　（５０）
には基本シｌ〈示クロック信号が供給されており第１並
列直列変換回路（４９）では現在の水平走査期間データ
が自効データに変換されたものとなり、このデータはシ
フトレジスタ（５２）に供給され、このシフトレジ、７
．夕（５２）はｇＱｌ第２０−ドパルスのピットの差の
分の長さをもつシフトレジスタであり４ビツトの差の時
には４段のシフトレジスタとする。このシフトレジスタ
（５２）出力は第５図（０）に示すデータ出力であり、
この出力が２ビツトオｊり成シフトレジスタ（５３）に
供給されて）。このシフトレジスタ（！１２）出力が第
１図ｋ（、示−Ｊ’　１水：′１１期間）Ｊ、ｄ帆用シ
フト１、′ジッタの出力ど同じ状態の出力となる。この
２１ニット４′、ｌ、ｌ、　ｔ、９７フルジ、ツク（５
；υは２個の１ビットシントレジスタ（ｔｉ４）　（５
５）からｔｉ、ｌ、成されており、シフトレジスタ（５
５）の出力からＸドツトに対応するεｌ’＋、　５図（
１）に示１出力が、シフトレジスタ（５４）の出力から
Ｙ′ドツトに対比じ３る第５し１（ｑ）に示す出力が、
又シノトシ・・ジスク（５４）の入力（１１１からＺド
ラ１しτ一対ｌ（”１、１イ）第５ｂノｌ　（ｐ）　Ｋ
示−Ｊ出力が夫々イ１１られ２）。又第２４１４判面列
変換回ＩＩＩＩ−ｉ（５０）では前水平走査期間データ
が直列データに灸換されたものど１．ｃりこの１白列ブ
゛−タに変ｊＧ：！されブこブータラ１，２ピツト＋１
４成シ７トレジスク（５６）に供給され、この２ビツト
構成シン（・Ｌ／レジスタ５６）も２つの１ビットシフ
トレジスク（５７）　（５Ｂ）から４′１゛・°、゛成
されており一１１ピットシノトレジスク（５８）の出力
から第５図（Ｕ）に示す１ノ１°ツトに対応−ｊる出力
が、１ビットシフトレジスク（５７）の出力から第５し
１（１）に示ずＶドラＩ・にり゛・Ｊ応する出力が、四
打に１ビットシフトレジスク（５７）の入力側から’：
）（’；５ト′１（Ｓ）に示ずＷドツトに対応する出力
が夫）、　７ｊ４らＪｌる。

尚上記；、）ａ明で目、２水子ノＩｌ査期間のデータを
利用する１局合しく一ついて一１Ａ：べたが更にこの考
えを発展さビ゛（３水号１７−走査期間以上のデータな
利用する場合でも加幹器（４８）の加算数を水５１′方
向アドレスの１１小１′ＪＪ換周期内で変化さ−Ｕるの
みで垂直方向アドレスの１）１定を変えら］ｌるかもそ
のアドレスによって読出されたドツトパターンメモリ（
４１）の出力を受ける並列ｎ列変喚回路を追加−するの
みで対処することができる１、つｌ［り加、５゛）器（
４８）の加殻数に応じて並列直列変換回路の数を設定す
ることでｉλ数の水下走部期間のデータを、多数ピッ）
　４＋’＃成の１水平期間遅９１ξ川シフトレジスタを
抜数個股り゛ないで以上の１１・に不発ＩＪｊによれば
ｖｒ−乎必安とされ゛（いた２５６ピツト又はそれ以−
ヒのビット鶴を有するＪ水子フト査期間に表示されるド
ツト数に対応したビット斂のシフトレジスタを使用する
ことがなく回路が１□／１１略化さね、又加３つ、器に
加える加５９社を変更することで自由に垂直方向アドレ
スを読出すことが可能てあり２水平走査期間以上のデー
タを必要どするＪｒｚｉｊ台にあってもゲート数をさけ
ど増加させないで回路をｔｌＩｊ成することができる等
、回路の簡略化及び設削の自由度を増加させることがで
きる等の利点を右するものでＡ））る。

【図面の簡単な説明】

Ｅｒ；　１　［Ｍｌ　＋、１、陰極線管画面上に表示さ
れるドツト表示秋ｋ［：を示ず説す］用略図、Ｍ）、２
しＩは従来のドツトパターンメモリ読出し７回路を示す
回路４（・（′成図、第３図は第２図に示ずドツトパタ
ーンメモリ砧′也出し回路の各部の波形を示す動作波形
図、第４図ｊＬｌ、木兄１ｊ）Ｊに係るドツトパターン
メモリ読出し回路を示す回路＋ｉｌ成図、第５図は第４
図に示すドツトパターンメモリ読出し回路の各部の波形
を示す動作波形図である。 ４１　　・・・・・　ドツトパターンメモリ４３　・・
・・・ピットカウンタ ４７　・・・・・ラインカウンタ ４８　・・・・・・加算器 ４９．５０・・・・並列直列変換回路 ５２　・・・・・・シフトレジスタ ５３．５６・・・・２ビツトｔｉＩ′１成シフ）・ｔノ
ジスタｌＬｌ甲／、ｌ−、、’ｉ’　ｌ、　　ｊｌｊ　
、１ｊ［’、、、ｊ、’＋；　ｌｉｉ　（ほか１名）第
　　１　　図 第　　２　　図 第　　３　　図 に （【 （ｄ） （Ｊ （ｔ −）　　　　　　　Ｄ８ＤＢＤ２ 第　　４　　図 第　　５　　図 （ｄ）

Claims (1)

1. 【特許請求の範囲】 （１１所定のデータを格納し陰極線管表示画面部分に対
   応したアドレスを有するドツトパターンメモリと、この
   メモリの水平アドレス信号を発生させるビットカウンタ
   及び垂直アドレス信号を発生さぜるラインカウンタと、
   このラインカウンタ出力を被加１′？数とし水平方向ア
   ドレスの最小切換周期より短い（ｇ号を加３￥数として
   供給されその加多γ出力を前記ドツトパターンメモリの
   垂直方向アドレス信号として供給する加算器と、このド
   ツトパターンメモリの並列データ出力を直列データに変
   換し前記船釣、数の切換に回期してロードする複数の並
   列直列変換回路とを具備したことを特徴とするドツトパ
   ターンメモリ読出し回路。 （２）前記加η、器に加える加谷数信号としてビットカ
   ウンク出力を使用することをｌＦＭ徴とする！１ケ許請
   求の範囲第１項記載のドツトパターンメモリ読出し回路
   。 （３）前記並列直列変換回路を２回路で構成し、この回
   路の一方を直接２ビツト構成シシトレジスタに供給し他
   方をシフトレジスフを介して他の２ビツト構成シフトレ
   ジスタに供給する様に構成した特許請求の範囲第１項記
   載のドツトパターンメモリ読出し回路。