JPS6410873B2 - - Google Patents

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JPS6410873B2
JPS6410873B2 JP57162058A JP16205882A JPS6410873B2 JP S6410873 B2 JPS6410873 B2 JP S6410873B2 JP 57162058 A JP57162058 A JP 57162058A JP 16205882 A JP16205882 A JP 16205882A JP S6410873 B2 JPS6410873 B2 JP S6410873B2
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JP
Japan
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digital
analog
digital image
image data
vertices
Prior art date
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Expired
Application number
JP57162058A
Other languages
English (en)
Other versions
JPS5952379A (ja
Inventor
Kyoichi Shimizu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
Priority to JP57162058A priority Critical patent/JPS5952379A/ja
Publication of JPS5952379A publication Critical patent/JPS5952379A/ja
Publication of JPS6410873B2 publication Critical patent/JPS6410873B2/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06JHYBRID COMPUTING ARRANGEMENTS
    • G06J1/00Hybrid computing arrangements

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Automation & Control Theory (AREA)
  • Evolutionary Computation (AREA)
  • Fuzzy Systems (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Numerical Control (AREA)
  • Image Generation (AREA)

Description

【発明の詳細な説明】 (1) 発明の対象 本発明は、デジタル画像描画機器等に於て、2
次元乃至3次元画像を構成する直線描画を行う
際、描画の高速化をはかるための補間装置に関
し、特に描画のための演算手続きをフアームウエ
ア化、乃至ハードウエア化した単能補間演算機と
して画像描画アドレスを高速に算出する補間装置
に関する。
(2) 発明の目的 本発明は、2次元乃至3次元画像描画の高速化
をはかるために、デジタル・アナログ変換、アナ
ログ的処理、アナログ・デジタル変換を用いた画
像描画アドレス算出の高速化手段を提供すること
を目的とする。
(3) 従来例の内容と欠点 近年コンピユータによる2次元乃至3次元画像
を幾何方程式に従つてグラフイツクデイスプレイ
等の表示装置に描画するいわゆるコンピユータグ
ラフイツクス技術が進展をみている。第1図は、
四角形の一描画例である。第1図を描画する場
合、コンピユーターのフレームメモリー内部で定
義されている数値は第1図の四角形各頂点A,
B,C,Dのxおよびy座標値xA,yA,xB,
yB,xC,yc,xD,yDであり、これをグラフイ
ツクデイスプレイ等の表示装置上に長方形として
描画するためには、一般にコンピユータのフレー
ムメモリーに、第1図の長方形の頂点と各補間線
(各辺)とを記入すればよい。
ここで、第1図の辺ABを例にとると、第1図
の辺ABを構成する画素をフレームメモリー上に
記入するための画像描画アドレスの算出は、第1
図における2頂点AおよびBを通る直線の方程式
の解を整数化することで定義される。しかし、コ
ンピユータの持つ逐次処理能力とその処理対象で
ある画素を基本とする画像全体とでは量的な開き
が大きいため、特に3次元定義画像の場合は、画
像の定義が行なわれてから一画面を、コンピユー
タが描画し終るまでの時間は数分から数十分を要
することも稀ではない。これらの描画作業に於て
演算時間を費す点は、主として定義点間の直線補
間およびこれを基本とする面描画の作業である。
一般に上述の描画作業の高速化をはかるため、前
記第1図における2頂点AおよびBを通る直線の
方程式の解を求める際の実数演算を行なわず整数
演算のみで解を得る以下のような方法が用いられ
る。
第1図における2頂点AおよびBを例にとる。
前記頂点Aのxおよびy座標xA,yA、頂点Bの
xおよびy座標xB,yBにおいて △x=xB−xA △y=yB−yA なる頂点間の座標値差△x,△yを定義し、△x
の絶対値と△yの絶対値とのうち大きい方を△X
とする。(△xが△Xに対応する場合は、以下の
式でxの値はすべてXの値、yの値はYの値に対
応する。△yが△Xに対応する場合は、逆にな
る。以下△xが△Xに対応する場合で説明をす
る。) xAとxBとの間の値をとりうる変数Xにおいて N=X−xA なる頂点間を結ぶ辺のスキヤニングアドレス変数
N(N∠△X)を定義する。辺ABは、頂点Aと
頂点B間の補間直線であるから、頂点間を結ぶ辺
のスキヤニングアドレス変数に対するy方向の変
位Yは Y=△Y/△XN である。上式では、除算がはいるため、y方向の
変位Yは実数となる。そこでy方向の変位Yを整
数部Yaと小数部Ybとにわけて Ya+Yb=△Y/△XN ∴ Yb=△Y/△XN−Ya とし、y方向の変位Yの小数部Ybが1/2より大き いか等しければ切り上げで整数化されるものとす
る。この場合は、 △Y/△XN−Ya≧1/2 ∴2・△Y・N−2・Ya・△X≧△X ∴2・△Y・N−(2・Ya+1)△X≧0 となり、Nを1づつ増加させた場合にy方向の変
位Yの実数部Yaを同時に増加させるか否かの判
別式が得られる。従つて、頂点間を結ぶ辺のスキ
ヤニングアドレス変数Nを1づつの歩進累積値、
zを頂点間を結ぶ辺のスキヤニングアドレス変数
Nに対応したy方向の変位Yの整数部Yaの判別
結果とすれば、連続するXの頂点間を結ぶ辺のス
キヤニングに対するz値が逐次求まる。
上述より実数演算を含まない、補間画素のアド
レス算出が可能となる。前記実数演算を含まない
演算は、コンピユータ内部では、実数演算にくら
べて高速ではあるが、ソフトウエア処理のため、
また速度的に不十分であるという欠点を有する。
(4) 問題点を解決するための手段 上述の欠点を解消するために、本発明は第1の
デジタル画像データが入力信号として供給され、
第1のデジタル画像データをデジタル・アナログ
変換するデジタル・アナログ変換手段と、第2の
デジタル画像データによつて選択切換する第1の
電子スイツチを介して前記デジタル・アナログ変
換をする手段の出力に入力を接続し、前記第2の
デジタル画像データに対応したスキヤニングアド
レスによつて選択切換する第2の電子スイツチに
出力を接続してある抵抗ラダーと、入力を前記第
2の電子スイツチを介して前記抵抗ラダーに接続
し、前記第1のデジタル画像データ、前記第2の
デジタル画像データおよび前記スキヤニングアド
レスによつて決まるアナログ電圧をアナログ・デ
ジタル変換して画像描画アドレスとして出力する
アナログ・デジタル変換をする手段とからなる構
成にしたものである。
(5) 発明の実施例 第2図は本発明の一実施例を示すブロツク図で
ある。
本発明は、描画の高速化のために、画像描画ア
ドレスの算出手続きをハードウエア化した単能補
間演算機として働く補間装置の一実施例について
以下に説明をする。(以下の信号値の定義におい
て上述の従来例と同一の符号を付したものは従来
例と同一の定義で用いられるものであるのでその
定義は省略する。) デジタル・アナログ変換器1は、第1の画像デ
ータに対応する前記頂点間の座標値差△Yを入力
とし、デジタル・アナログ変換された前記頂点間
の座標値差△Yに相当するアナログ電圧を出力す
る。前記出力されたアナログ電圧は、第2の画像
データに対応する前記頂点間の座標値差△Xを入
力としたマルチプレクサドライバー3によつて接
続位置が選択切換された電圧スイツチ2を介して
抵抗ラダー4に入力される。電子スイツチ2のス
テーター接点相当端子T1からTi+2までの端子数
は、前記頂点間の座標値差△Xの整数値と等しく
なる。抵抗ラダー4に入力される電圧の電圧値
は、前記頂点間の座標値差△Yに相当するので抵
抗ラダー4の抵抗R1から抵抗Ri+2の中間各点の
電位は、抵抗R1から抵抗Roの抵抗値が等しけれ
ば、直線的に比例配分された電位となる。上述の
抵抗ラダー4でアナログ処理された前記出力され
たアナログ電圧は、前記頂点間を結ぶ辺のスキヤ
ニングアドレス変数Nを入力としたマルチプレク
サドライバー6によつて接続位置が選択切換えさ
れた電子スイツチ5を介して、アナログ・デジタ
ル変換器7の入力に接続され、電子スイツチ5の
接続位置に応じたアナログ電圧としてアナログ・
デジタル変換器7に供給され、アナログ・デジタ
ル変換器7はこれをアナログ・デジタル変換し
て、前記頂点間を結ぶ辺のスキヤニングアドレス
変数Nに対応するデジタル画像描画アドレスAを
出力する。なお、デジタル・アナログ変換器1お
よびアナログ・デジタル変換器7に正負両極タイ
プを使用することにより、頂点間の補間線の傾き
の正負による画像描画アドレス算出値の符号調整
は不要である。
(6) 発明の効果 本発明になる補間装置は上述の如き構成である
から、前記頂点間の座標値差△X,△Y、および
前記頂点間の辺を結ぶスキヤニングアドレスNが
決定されてからデジタル画像描画アドレスAが算
出されるまでの速度は、各構成素子動作速度のレ
ベルとなるので、上述したソフトウエアによる逐
次演算判定、および累積による前記デジタル画像
描画アドレスAの逐次算出より大幅な高速化がは
かれると同時に前記頂点間を結ぶ辺のスキヤニン
グアドレスNを1づつ歩進させながら前記デジタ
ル画像描画アドレスAを算出する必要がないた
め、前記頂点間を結ぶ辺のスキヤニングアドレス
Nの跳躍値入力に対しても速度差なく対応し、前
記デジタル画像描画アドレスAを跳躍的に算出で
きる等の利点を有する。
【図面の簡単な説明】
第1図は四角形の一描画例を示す図、第2図は
本発明の一実施例を示すブロツク図。 1……デジタル・アナログ変換器、2……電子
スイツチ、3……マルチプレクサドライバー、4
……抵抗ラダー、5……電子スイツチ、6……マ
ルチプレクサドライバー、7……アナログ・デジ
タル変換器、T1,…,Ti2,To……電子スイツ
チ2のステーター接点相当端子、R1,…,Ri2
Ro……抵抗。

Claims (1)

    【特許請求の範囲】
  1. 1 2次元乃至3次元画像を表示装置に描画する
    デジタル画像描画機器において、第1のデジタル
    画像データが入力信号として供給され、この第1
    のデジタル画像データをデジタル・アナログ変換
    するデジタル・アナログ変換手段と、第2のデジ
    タル画像データによつて選択切換される第1の電
    子スイツチを介して前記デジタル・アナログ変換
    手段の出力に入力を接続し、前記第2のデジタル
    画像データに対応したスキヤニングアドレスによ
    つて選択切換される第2の電子スイツチに出力を
    接続してある抵抗ラダーと、入力を前記第2の電
    子スイツチを介して前記抵抗ラダーに接続し、前
    記第1のデジタル画像データ、前記第2のデジタ
    ル画像データおよび前記スキヤニングアドレスに
    よつて決まるアナログ電圧をアナログ・デジタル
    変換してデジタル画像描画アドレスとして出力す
    るアナログ・デジタル変換手段とからなる補間装
    置。
JP57162058A 1982-09-17 1982-09-17 補間装置 Granted JPS5952379A (ja)

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Application Number Priority Date Filing Date Title
JP57162058A JPS5952379A (ja) 1982-09-17 1982-09-17 補間装置

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JP57162058A JPS5952379A (ja) 1982-09-17 1982-09-17 補間装置

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Publication Number Publication Date
JPS5952379A JPS5952379A (ja) 1984-03-26
JPS6410873B2 true JPS6410873B2 (ja) 1989-02-22

Family

ID=15747287

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JP57162058A Granted JPS5952379A (ja) 1982-09-17 1982-09-17 補間装置

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JPS5952379A (ja) 1984-03-26

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