JPS639967A - 薄膜トランジスタ基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は多数の薄膜トランジスタ（ＴＰＴ）を行列状電
極の交差点近傍に配置した＠膜トランジスタ基板に関す
るものである。

［従来の技術］ 最近ＯＡａ器端末やポータプルテレビ等への要求から薄
膜ディスプレイの開発が盛んに行なわれている。その中
でも大容量グラフィック表示に対応するために行列状に
電極を配置した情報表示装置において、前記電極交差点
部に能動素子を配して駆動を行なうアクティブマトリク
ス方式が研究されている。第２図に薄膜能動素子として
薄膜トランジスタ（ＴＰＴ）を用いた液晶パネルディス
プレイの概念図を示す。１１が液晶層であり、１２が前
記液晶層を駆動するためのスイッチング用のＴＰＴであ
る。１３は、液晶を駆動するために必要な電圧を印加す
るためのデータ線であり、１４はＴ　Ｆ　Ｔ　１２のゲ
ートを抑制する選択信号線である。１５及び１６は、透
明電極である。第３図に、従来より知られているコープ
レナ構造を有するＴＰＴの平面図を示す。図中３ａは、
アモルファスシリコン（ａ−Ｓｉ）等からなる半導体層
を、１０はソースラインを、４は各ＴＰＴのソース電極
を示す。これらは、Ａ１等の金属により形成されている
。７はゲート電極兼ゲートラインで、ソース電極と同様
にＡ１等の金属により形成される。８はコンタクトホー
ルでソース電極４とゲートライン７を絶縁するためにあ
けられており、ドレイン電極５と表示電極５と表示画素
電極９とを接続するためのものである０表示画素電極９
は、■〒０（Ｉｎ２０３−Ｓｎ０２）、５ｎ０２等の透
明導電性薄膜により形成される。

［発明の解決しようとする問題点］ 上記のように、ＴＰＴを用いることで視認性のよい、高
密度情報表示が可能になるが、１画素に少なくとも１個
の割合でＴＰＴが必要なために数多くのＴＰＴを無欠陥
で作ることは、非常に困難なことである。そのためにＴ
ＰＴの製造プロセスをできるかぎり簡素化するとともに
、プロセス中での欠陥の発生をできうるかぎり押え込む
必要がある。

そのために薄膜を堆積し、エツチングをしてパターンを
形成する過程を経る時に後の工程においてすでに形成さ
れたパターンに欠陥を発生させないようにしなければな
らない。

従来、ＩＴＯ，５ｎ０２等の透明電導性薄膜をエンチン
グしてパターンを形成する際にウニｙ　）エツチングに
よる方法が取られてきたが、この時のエツチング液がす
でに形成されているＡＩ等の金属からなるソースライン
、ゲートラインと反応し、これらの部分に欠陥を発生し
てしまうことが知られていた。そのために金属配線を施
す前にパターンを形成することが必要であり、ＴＰＴの
構造が制限される結果になっていた。このため、従来は
スタガー構造のＴＰＴが用いられることが多かった。こ
れを避けるために配線に用いる金属をエツチング液に対
して耐性のある高融点金属を用いる方法があるが、ＴＰ
Ｔ製造プロセス全体の低温化と言う観点から高温での蒸
着が行えないために、配線抵抗が大きくなり各ライン等
に印加される駆動信号の遅延が問題となっていた。

［問題点を解決するための手段］ 本発明は上記の問題点を解決すべくなされたものであり
、絶縁性基板上にソース、ドレイン、ゲート電極を配し
、マトリクスを形成した基板上の電極交差点近傍にコー
プレナ型薄膜トランジスタを設けてなる＠膜トランジス
タ基板において、表示画素電極をリフトオフ法により形
成したことを特徴とする薄膜トランジスタ基板を提供す
るものである。

本発明は、表示電極として用いる透明導電性薄膜のパタ
ーニングに際してエツチング法によらずリフトオフ法に
より表示電極のパターンを形成するものである。

ここでリフトオフ法の簡単な説明を加える。

第４図に示すように基板２１上に任意の薄膜を堆積する
以前に通常のフォトリソグラフィーの工程に従って第４
図（ａ）のように基板上にレジスト２２を塗布し第４図
（ｂ）のように露光をして所望のレジストパターン２２
ａを形成する。この後第４図（ｃ）のように薄膜２３ａ
、２３ｂを通常のＣＶＤ法、ＰＶＤ法等の方法で堆積す
る。この後第４図（ｄ）のようにレジスト剥離液に基板
を浸漬しレジストを剥離するのと同時にレジスト上の５
Ｍ膜をも剥離してしまう方法である。この時バターニン
グされたレジストパターン２２ａの形状は逆テーパー状
になっていることが剥離性と言う観点から望まれる。こ
の方法によれば、基板をエツチング液に浸漬することな
く基板上の薄膜のパターニングが可能になる。これによ
って既に形成されているパターンを構成する物質とエツ
チング液との相互作用を気にすることなくパターンを形
成できるので、前述したような場合には最も適した方法
であるといえる。

又、リフトオフ法は上記のようにレジスト上のＲ膜をレ
ジストと一緒に剥離するものであるので一般的には薄膜
を残す部分が剥離する部分よりも小さいことが望ましい
ので、この比に応じて使用するレジストの種類を決める
必要がある。

第１図に本発明によるＴＰＴの作成手順を示す。ガラス
基板等の基板１上にＰ−ＣＶＤ法によりバンシベーショ
ン膜２及び半導体層３を連統帥に堆積する（ａ）。この
後半導体層のみをパターニングして所望の形状の半導体
層３ａを形成する（ｂ）。この後Ａ１等の金属をＥＢ蒸
着法等により基若しパターニングしてソース電極４及び
ドレイン電極５を形成する（Ｃ）、この後、ｐ−ＣＶＤ
法によりゲート絶縁膜６を堆積する（ｄ）。

再度ＡＩ等を蒸着し、パターニングしてゲート電極７を
形成する（ｅ）。次いでドレイン電極５と表示画素電極
とを接続するためのコンタクトホール８を開ける（ｆ）
、この後に表示画素電極のパターンを形成する。まずネ
ガ型のレジストを基板に塗布し露光して表示画素のパタ
ーンを形成する。゛この後表示画素電極としてのビ０を
、酸素雰囲気中でＥＢ蒸着法等により形成する。

蒸着した基板をレジスト剥離液に浸漬しレジストと一緒
に不要の部分のＩＴＯを剥離してしまうことによって表
示画素電極９のパターンを形成する（ｇ）。

上記の説明においては、透明電導性薄膜たるＩＴＯを剥
離せずにおく部分とそうでない部分との面積の兼合いか
らネガ型のレジストについて例示したにすぎず、この方
法はネガ型に限定するわけではなくポジ型のレジストで
あっても差し支えない。又、今回の説明においては、透
明電導性薄膜としてＩＴＯとしたが、これもＩＴＯに限
定されることはなく透明電導性薄膜として知られている
ものならば特に限定されることはない。

［作　用］ 本発明の薄膜能動素子基板によれば、従来から知られる
ようなウェットエツチングによる方法に比べ既に形成さ
れているパターンに対するエツチング液のアタックとい
うような問題を回避することが可能であり、ＴＰＴ製造
プロセスの制限を解除することが可能であるばかりでな
く、エツチング液のアタックに伴なう断線のような欠陥
の発生の原因を未然に防止することが可能になる。

又本発明の方法によれば、従来のウェットエツチングに
よる方法に比ベプロセスの簡素化が可能であり、ＴＰＴ
プロセスの簡素化という観点からも望ましい方法である
。

本発明は、電極を配した基板を電極面が相対するように
配置し、その間に電気光学媒体を挟持したもの、例えば
液晶表示素子、エレクトロクコミック表示素子、電気泳
動表示素子等に適用可能である。

実施例 以下に本発明によるリフトオフ法を用いた薄膜能動素子
基板の実施例を、コープレナ型構造を有するＴＰＴの場
合について説明する。ＴＰＴの構造及び製造プロセスは
、ガラス基板を使用し、ソース電極、ドレイン電極、ゲ
ート電極にＡＩを使用し、前述した第１図のものと同一
構造、同一のプロセスで行なった。これとは別に比較用
のサンプルとして従来のプロセスによって表示画素電極
を形成した基板及び高融点金属を使った例としてＴａを
金属配線に用いた基板を形成した。基板としては、５０
ｍｍ角の基板を用いて、８００ｕｍピッチで５０本×５
０本、２５００個のＴＦＴを形成した。ＴＰＴを構成す
る各薄膜の膜厚は、パッジバージョン膜２０００人、半
導体層としてのａ−３ｉ層３０００人、ソース、ドレイ
ン電極４０００人、ゲート絶縁１１１２５ｏｏ人、ゲー
ト電極５ｏｏｏ人である。各プロセスによって形成した
基板の枚数は、それぞれ１０枚として、各基板のＴＰＴ
部分の形状、金属配線の抵抗値等によってプロセスの評
価を行なった。

従来の方法、すなわちウニｙ）エツチングにより表示画
素のパターンを形成しようとした基板については、はと
んどすべての基板において表示画素電極と同一平面上に
形成されていたゲートラインのほぼ全数が断線若しくは
膜厚の減少をおこしておりプロセス的にはこの構造を取
ることが不可能であることがわかった。

次に配線材料としてＴａを用いたものについては、Ａ１
を用いた場合のような断線、膜厚の減少は見られなかっ
たが、配線抵抗を測定したところＡＩを用いた場合に比
べ約２桁程度配線抵抗が増大していることがわかった。

これはプロセス温度の低温化という制限のために膜質の
良いＴａ膜を蒸着することができなかったためと考えら
れる。この程度配線抵抗が増大すると前述したようにそ
のラインに印加された駆動信号の波形がなまったり、遅
延が問題になるような場合があるので極力避けることが
望ましい。これに対して、本発明によるリフトオフ法に
より形成した基板については、すべての基板においてこ
のリフトオフ法によると考えられる断線、膜厚の減少は
見られず、また配線抵抗の値も充分に低くおさえられて
おり、実用上回等問題のない値であることがわかった。

［発明の効果コ 本発明のＴＰＴ基板では、リフトオフ法により容易な透
明電導性薄膜のパターン形成を可能にしている。これに
より従来からＴＰＴ特性的に優れているとされながら製
造プロセス的な制約のために実施されることのあまりな
かったコープレナ型構造を有するＴＰＴを製造すること
を最適な組合せで可能ならしめるものである。

又、この方法によれば、ＴＰＴプロセスを簡素化できる
ばかりでなく、プロセスによって新しい欠陥を発生させ
る確率、例えばエツチング液のアタックによる断線の発
生を低減することができる。

【図面の簡単な説明】

第１図は、本発明によるＴＰＴの作成手順を示す断面図
。 第２図は、ＴＰＴを用いた液晶パネルディスプレイの部
分切断斜視図。 ７５３図は、コープレナ構造ＴＰＴの平面図。 第４図は、リフトオフ法を説明する断面図。 に基板 ２：パッシベーション膜 ３：半導体層 ４：ソース電極 ５ニドレイン電極 ６：ゲート絶縁膜 ′第１１１．２１ ′輩２　必

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板上にソース、ドレイン、ゲート電極を
   配し、マトリクスを形成した基板上の電極交差点近傍に
   コープレナ型薄膜トランジスタを設けてなる薄膜トラン
   ジスタ基板において、表示画素電極をリフトオフ法によ
   り形成したことを特徴とする薄膜トランジスタ基板。
2. （２）表示電極が、透明電導性薄膜からなる特許請求の
   範囲第１項記載の薄膜トランジスタ基板。