JPS6398734A

JPS6398734A - 分岐制御方式

Info

Publication number: JPS6398734A
Application number: JP24592286A
Authority: JP
Inventors: Kokichi Taniai; 谷合　高吉; Tadashi Saito; 正斎藤
Original assignee: Fujitsu Ltd; Fujitsu Micom System Co Ltd
Current assignee: Fujitsu Ltd; Fujitsu Micom System Co Ltd
Priority date: 1986-10-16
Filing date: 1986-10-16
Publication date: 1988-04-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は分岐ａ、ＩＪＩＸＩ方式であってマイクロ命令
に設けた複数ビットのフラグで直接分岐制御回路を制御
してメモリより次のマイクロ命令を読み出すことにより
、デコーダの回路構成が筒車で高速動作を可能とする。

〔産業上の利用分野〕

本発明は分岐制御方式に関し、メモリから読み出された
マイクロ命令の種類に応じて分岐制御を行ない次のマイ
クロ命令を上記メモリから読み出す分岐制御方式に関す
る。

プログラミングされた通常の命令即ちマクロ命令は、こ
のマクロ命令に応じたアドレスでマイクロＲＯＭをアク
セスすることにより、複数のマイクロ命令に展開され、
このマイクロ命令によりＣＰＵ等の処理装置の制御が行
なわれる。

上記のマイクロ命令は、ブランヂ命令、サブルーチン命
令等の分岐命令と、データ転送命令、演算命令等の分岐
命令以外の命令とに大別される。

マイクロ命令が分岐命令以外の命令の場合、アドレスを
順次インクリメントしてマイクロＲＯＭをアクセスして
次々にマイクロ命令を読み出せば良いが、マイクロ命令
が分岐命令の場合にはその分岐命令に応じたアドレスで
マイクロＲＯＭをアクセスして次のマイクロ命令を読み
出さねばならない。

（従来の技術）従来のマイクロ命令は、垂直型のマイクロ命令が用いら
れている。

垂直型のマイクロ命令は数ビットのビットフィールドに
格納されたコードで実行すべき操作を定義しており、デ
コーダにより上記ビットフィールドのコードを解読して
操作の種類を知り、命令を実行している。

（発明が解決しようとする問題点）しかし、従来の垂直型のマイクロ命令はデコーダで解読
しなければ命令の種類が分らないので、デコーダの回路
構成が複雑で、また命令解読のための時間が長くなる等
の問題点があった。

また、マイクロ命令をデコードの必要のない、水平型の
マイクロ命令とすることも考えられるが、マイクロ命令
は各種の命令があるためにマイクロ命令のビット数が大
となり、マイクロ命令を格納するメモリの記憶容ａが増
大し、かつマイクロ命令の各ビットからの配線が増大し
、配線が複雑で大面積が必要である等の問題点が生じる
。

本発明は上記の点に鑑みてなされたもので、回路構成が
簡単で動作が高速の分岐制御方式を提供することを目的
とする。

〔問題点を解決するための手段〕

本発明の分岐制御方式は、マイクロ命令に、マイクロ命
令が分岐命令であるか分岐命令以外の命令であるか、か
つどのような種類の分岐命令であるかを区別する複数ビ
ットのフラグを設け、メモリから読み出されたマイクロ
命令の複数ビットのフラグ夫々で直接分岐制御回路の制
御を行なう。

（作用〕本発明においては、マイクロ命令の複数ビットのフラグ
で直接分岐制御回路が制御され、この制御のためにマイ
クロ命令を解読する必要がない５゜〔実施例〕第２図は本発明方式を適用した分岐制御回路の一実施例
のブロック系統図を示す。

同図中、端子１０．１１夫々にはマクロ命令。

形式変換用のマイクロ命令が入来し、これらはアドレス
テーブルデコーダ１２で解読されてアドレステーブル１
３がアクセスされる。アドレステーブル１３はマクロ命
令に対応するコマンドテーブル１４ａと形式変換用のマ
イクロ命令に対応する形式変換テーブル１４ｂとより構
成されている。

上記のアドレステーブル１３より読み出されたテーブル
アドレスはアドレスラッチ回路１５に供給され、端子１
６よりのアドレステーブルラッチ信号によりラッチされ
る。アドレスラッチ回路１５にラッチされたテーブルア
ドレスはアドレスセレクタ１７で選択されてアドレスレ
ジスタ１８に供給され、端子１９よりのアドレスラッチ
信号により格納される。

アドレスレジスタ１８に格納されたアドレスはマイクロ
ＲＯＭ２０に供給される。マイクロＲＯＭは各種のマク
ロ命令を展開した複数のマイクロ命令が記憶されている
。

上記のマイクロ命令は第１図に示す如く１６ビツト構成
である。マイクロ命令の上位７ビツト（ビット１５〜９
）は分岐制御フラグ（以下単に「フラグＡ−ＧＪという
）とされている。

フラグＡは分岐命令か否かを指示する分岐命令フラグで
Ｙ　Ｑ　Ｖが分岐命令以外の命令を指示し、７１７が分
岐命令を指示する。従って、マイクロ命令が演算命令、
データ転送命令等の場合はフラグＡはＶ　Ｑ　？であり
、このときにはマイクロ命令のビット０〜１４は各命令
毎に別途設定されている。

マイクロ命令のフラグＡがｖｌｖで分岐命令の場合に以
下の７ラグＢ−Ｇが次のように設定されている。なお第
１図にＷ　Ｘ　Ｗで示すビット０〜８は分岐命令では使
用されない。

ビットＢはスタックＲＡＭ３０へのアクセスの有無を指
示するサブルーチン命令フラグで、１０１がスタックＲ
ＡＭ３０へのアクセスを行なわないブランチ命令等であ
ることを指示し、Ｊ？がスタックＲＡＭ３０へのアクセ
スを行なうサブルーチン命令であることを指示する。

ビットＣはリターンサブルーチンフラグで、Ｙ　（）　
Ｖがリターンサブルーチン命令であることを指示し、９
１９がリターンサブルーチン命令ではないことを指示す
る。

ビットＤはループ命令フラグで、−ｖＯｖがループ命令
であることを指示し、７１７がループ命令ではないこと
を指示する。

ビットＥは条件付き命令フラグで、ｖ　□　ｖが条件付
き分岐命令であることを指示し、ｖｌｖが条件付き分岐
命令ではないことを指示する。

ビットＦは無条件命令フラグで、ｖＯｖが無条件分岐命
令であることを指示し、７１７が無条件分岐命令ではな
いことを指示する。

ビットＧはアドレステーブル参照フラグで、ｖ　Ｏｖが
アドレステーブル１３の参照を行なうことを指示し、ｖ
ｌｖがアドレステーブル１３の参照を行なわないことを
指示する。

上記のフラグＡ−Ｇによって、マイクロ命令は次のよう
に表現することができる。

分岐命令以外の命令・・・ビットＡ−Ｇ’　０ＸＸＸＸＸＸ　’ 無条件ブランチ命令・・・ビットＡ−Ｇ’１０１１１０１’ 条件付きブランチ命令・・・ビットＡ−Ｇ’１０１１０１１’ 無条件サブルーチン命令・・・ビットＡ−Ｇ’１１１１１０１’ 条件付きサブルーチン命令・・・とｙトＡ　〜Ｇ’　１１１１０１１　”ルーチンコール
命令・・・ビットＡ〜Ｇｖ１１１１１１０ｖループ命令・・・ヒｙ　トＡ−Ｇ　’　１０１０ＸＸＸ　’リターン命令
・・・ヒｙ　トＡ−Ｇ　”　１００１　ＸＸＸ　’但しＶ　Ｘ
　ＹはＶ　□　Ｗ又はｖｌｖのいずれの値であってもよ
いことを示す。

第２図に戻って説明するに、マイクロＲＯＭ２０から読
み出されたマイクロ命令はデータラッチ回路２１でマイ
クロＲ′０Ｍ２０のディスチャージ期間にラッチされて
データレジスタ２２にプリチャージ期間に取り込まれ、
マイクロデータバス２３に供給される。データレジスタ
２２より出力されたマイクロ命令はマイクロデータバス
２３に供給されると共に、デコーダ２４に供給される。

デコーダ２４は、もし、マイクロ命令が分岐命令以外で
あれば、例えば演算命令、データ転送命令等のマイクロ
命令をデコードし、デコーダ２４の出力する制御信号が
演算回路（図示せず）等の制御ゲートに供給される。

また、アドレスレジスタ１８の出力するアドレスはマイ
クロＲＯＭ２０の他に加算器２４に供給され、ここで端
子２５よりの定数ｖ１ｖを加算されてネクスト・アドレ
スが生成される。ネクスト・アドレスは、アドレスセレ
クタ１７に供給さ゛れると共に、アドレスラッチ回路２
６に供給され端子２７．よりのネクストアドレスラッチ
信号によりラッチされる。アドレスラッチ回路２６の出
力するアドレスはスタックＲＡＭ３０に供給されると共
にループネクストアドレスとしてアドレスセレクタ１７
に供給される。

スタックＲＡＭ３０はマイクロデータバス２３からマイ
クロ命令のビット１４即ちフラグＢが供給されており、
フラグＢがｖｌｖのときスタックＲＡＭ３０にアドレス
ラッチ回路２６の出力アドレスがスタックされる。なお
、端子３１．３２夫々にはスタックＲＡＭ３０のポイン
タ３０ａのブツシュダウン、ポツプアップ夫々を指示す
る信号が供給され、スタックＲＡＭ３０の出力するりり
−ンアドレス又はアドレスレジスタ１７に供給される。

また、アドレスレジスタ３３．３４夫々にはマイクロデ
ータバスを介して供給されたループ先を指示するループ
アドレス、ブランチ先の位置を指示するブランチアドレ
ス夫々が格納されている。

アドレスレジスタ３３．３４夫々は格納しているアドレ
スをアドレスセレクタ１７に供給する。

アドレスセレクタ１７はマイクロデータバス２３からマ
イクロ命令のビット１５及び１３〜９即ちフラグＡ、Ｃ
〜Ｇを供給されており、フラグＡがＹ　□　Ｙのときテ
ーブルアドレスを選択して出力する。また、フラグＡが
ｖｌｖである分岐命令において、フラグＣ〜Ｇが’１１
０１１’で条件付きのブランチ又はサブルーチン命令の
ときは１サイクル目でネクストアドレスを選択し、端子
３５より条件成立を指示する信号が入来したときのみブ
ランチアドレスを選択して出力する。フラグＣ−Ｇが’
１１１０１’で無条件のブランチ又はサブルーチン命令
のときはブランデアドレスを選択して出力する。また、
フラグＣ，ＤＩｆｉ、’０１’でリターン命令のときは
リターンアドレスを選択して出力し、フラグＣ−Ｇが’
１ｉｉｉｏ’でルーチンコール命令のときは形式変換用
のテーブルアドレスを選択して出力し、フラグＣ，Ｄが
７１０１でループ命令のときは１サイクル目でループア
ドレスを選択し、ループカウンタがＹ　Ｏｆのとき２ザ
イクル目でループネタストアドレスを選択して出力する
。上記の如くフラグＡ−Ｇに応じて選択されたアドレス
がアドレスレジスタ１８に格納されてマイクロＲＯＭ２
０がアクセスされる。

このように、マイクロ命令の複数のフラグＡ〜Ｇ夫々で
直接分岐制御回路の各部を制御するため、デコーダの回
路構成が簡単となり、命令解読の時間が短縮される。

更に従来の水平型のマイクロ命令を用いる方式に比して
、マイクロ命令を格納するメモリの記憶容量が小さくて
済み、配線も簡単で小面積で済む。

（発明の効果）上述の如く、本発明によれば分岐制御のための１読が必
要なくデコーダの回路構成が簡単となり、命令解読の時
間を短縮することができ、実用的に極めて有用である。

【図面の簡単な説明】

第１図は本発明方式に適用されるマイクロ命令の一実施
例の構成図、第２図は本発明方式を適用した分岐制御回路の一実施例
のブロック系統図である。図中において、１３はアドレステーブル、１７はアドレスセレクタ、１８．３３．３４はアドレスレジスタ、２０はマイクロ
ＲＯＭ。２３はマイクロデータバス、２４は加算器、３０はスタックＲＡＭである。

Claims

【特許請求の範囲】マイクロ命令を記憶しているメモリ（２０）から読み出
されたマイクロ命令の種類に応じて該メモリ（２０）の
次のアドレス及び複数の分岐先のアドレスのうちのいず
れかを選択する分岐制御回路を制御して、選択されたア
ドレスで該メモリ（２０）をアクセスし次のマイクロ命
令を読み出す分岐制御方式において、該マイクロ命令に、該マイクロ命令が分岐命令であるか
分岐命令以外の命令であるか、かつどのような種類の分
岐命令であるかを区別する複数ビットのフラグ（Ａ−Ｇ
）を設け、該メモリ（２０）から読み出されたマイクロ命令の複数
ビットのフラグ（Ａ−Ｇ）夫々で直接、該分岐制御回路
の制御を行なうことを特徴とする分岐制御方式。