JPS6395579A - デジタル回路の論理シミユレ−シヨン方式 - Google Patents
デジタル回路の論理シミユレ−シヨン方式Info
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- JPS6395579A JPS6395579A JP61241658A JP24165886A JPS6395579A JP S6395579 A JPS6395579 A JP S6395579A JP 61241658 A JP61241658 A JP 61241658A JP 24165886 A JP24165886 A JP 24165886A JP S6395579 A JPS6395579 A JP S6395579A
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- 238000004088 simulation Methods 0.000 title claims abstract description 26
- 238000010586 diagram Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 11
- 238000012062 charged aerosol detection Methods 0.000 abstract description 4
- 238000001360 collision-induced dissociation Methods 0.000 abstract description 4
- 238000011960 computer-aided design Methods 0.000 abstract description 4
- 238000003780 insertion Methods 0.000 abstract description 2
- 230000037431 insertion Effects 0.000 abstract description 2
- 238000012795 verification Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はワイヤード・ノードを含むデジタル回路の論
理シミュレーション方式に関するものである。
理シミュレーション方式に関するものである。
従来の論理シミュレーション方式は、デジタル回路のワ
イヤード・ノード上に論理的に等価な仮想ワイヤード・
ゲートを挿入し、論理シミュレーションを行なうもので
ある。
イヤード・ノード上に論理的に等価な仮想ワイヤード・
ゲートを挿入し、論理シミュレーションを行なうもので
ある。
従来の論理シミュレーション方式の一例ヲ第3図に示し
説明すると、この第3図は従来方式の場合に入力しなけ
ればならないIIL回路を示すものである。
説明すると、この第3図は従来方式の場合に入力しなけ
ればならないIIL回路を示すものである。
図において、1m、1btICはIIL回路の実在する
論理ゲート(IIL回路の基本論理ゲート・シンボル)
で、!、4は論理シミュレーションのために挿入された
仮想ワイヤード・ゲート(論理シミュレーション用仮想
ワイヤード・ゲート・シンボル)である。そして、この
仮想ワイヤード・ゲート4はANDゲートであシ、入力
信号の積(AND)演算結果をワイヤード・ノード3の
論理シミュレーション結果として出力するように構成さ
れている。
論理ゲート(IIL回路の基本論理ゲート・シンボル)
で、!、4は論理シミュレーションのために挿入された
仮想ワイヤード・ゲート(論理シミュレーション用仮想
ワイヤード・ゲート・シンボル)である。そして、この
仮想ワイヤード・ゲート4はANDゲートであシ、入力
信号の積(AND)演算結果をワイヤード・ノード3の
論理シミュレーション結果として出力するように構成さ
れている。
ここで、IIL回路の場合、ワイヤード・ノード3は、
各々ゲート出力信号値の積(AND)となるため、仮想
のANDゲートを挿入することによシ、正しい論理シミ
ュレーション結果を得ることができる。
各々ゲート出力信号値の積(AND)となるため、仮想
のANDゲートを挿入することによシ、正しい論理シミ
ュレーション結果を得ることができる。
第4図はレイアウト・パターンと1対l対応の実在する
IIL回路の論理回路原図を示す回路図である。この第
4図において第3図と同一符号のものは相当部分を示す
。
IIL回路の論理回路原図を示す回路図である。この第
4図において第3図と同一符号のものは相当部分を示す
。
上記のような従来の論理シミュレーション方式では、第
3図に示すように、論理シミュレーション用の仮想ワイ
ヤード・ゲート4を挿入しなければならない。さらに、
論理回路図入力装置によシ図面を入力し、各種CADへ
のインタフェースをとるCADシステムの場合には、仮
想ワイヤード付きの図面は、例えば、レイアウト検証C
AD用図面としては使用することができないという問題
点があった。
3図に示すように、論理シミュレーション用の仮想ワイ
ヤード・ゲート4を挿入しなければならない。さらに、
論理回路図入力装置によシ図面を入力し、各種CADへ
のインタフェースをとるCADシステムの場合には、仮
想ワイヤード付きの図面は、例えば、レイアウト検証C
AD用図面としては使用することができないという問題
点があった。
この発明はかかる問題点を解決するためになされたもの
で、第4図に示すレイアウト・パターン対応図面をその
tま入力し、論理シミュレーションが実行でき、さらに
、入力した論理回路図面をレイアウト検証などの他のC
ADにも共用して利用できるデジタル回路の論理シミュ
レーション方式を得ることを目的とする。
で、第4図に示すレイアウト・パターン対応図面をその
tま入力し、論理シミュレーションが実行でき、さらに
、入力した論理回路図面をレイアウト検証などの他のC
ADにも共用して利用できるデジタル回路の論理シミュ
レーション方式を得ることを目的とする。
この発明によるデジタル回路の論理シミュレーション方
式は、論理回路図入力装置と信号強度の指定可能な論理
シミュレータを備え、図面入力用論理ゲート・シンボル
に信号強度を予め指定しておき、論理シミュレーション
用の仮想ワイヤード・ゲートを入力しないで、ワイヤー
ド・ノードの正しい論理演算を行なうようにしたもので
ある。
式は、論理回路図入力装置と信号強度の指定可能な論理
シミュレータを備え、図面入力用論理ゲート・シンボル
に信号強度を予め指定しておき、論理シミュレーション
用の仮想ワイヤード・ゲートを入力しないで、ワイヤー
ド・ノードの正しい論理演算を行なうようにしたもので
ある。
この発明においては、デジタル回路のワイヤード・ノー
ドは、そのノードに接続した複数の論理ゲートの出力信
号強度によシ計算される。
ドは、そのノードに接続した複数の論理ゲートの出力信
号強度によシ計算される。
以下、図面に基づきこの発明の実施例を詳細に説明する
。
。
第1図はこの発明によるデジタル回路の論理シミュレー
ション方式の一実施例を示す回路図で、この発明による
論理シミュレーション方式をIIL回路において実施し
た場合に、論理回路図入力装置によシ入力する図面を示
すものである。
ション方式の一実施例を示す回路図で、この発明による
論理シミュレーション方式をIIL回路において実施し
た場合に、論理回路図入力装置によシ入力する図面を示
すものである。
図において、1’ t 1k) 11eはエエL回路
の論理ゲー)(IIL回路の基本論理ゲート・シンボル
)、2 a t 2 b # 2cはこの論理ゲート1
畠。
の論理ゲー)(IIL回路の基本論理ゲート・シンボル
)、2 a t 2 b # 2cはこの論理ゲート1
畠。
1 b + 1 e に対する出力信号レベル(0:
Low。
Low。
1 :Hlfh 、X: Unknown )の信号強
度を示す。
度を示す。
すなわち、この第1図に示す実施例の場合、各論理ゲー
トには予め固定の以下の信号強度が設定されている。
トには予め固定の以下の信号強度が設定されている。
ここで、(S、W、W)は、出力論理レベル(0、1、
X)に対する信号強度を示す(シンボルの属性)0 3はワイヤード・ノード(AND演算)を示す。
X)に対する信号強度を示す(シンボルの属性)0 3はワイヤード・ノード(AND演算)を示す。
つぎにこの第1図に示す実施例の動作について説明する
。
。
第1図において、ワイヤード・ノード3の論理シミュレ
ーション結果は、論理ゲート1aおよび1bに指定され
た信号強度によシ、下記第1表に示す真理衣のようにな
る。
ーション結果は、論理ゲート1aおよび1bに指定され
た信号強度によシ、下記第1表に示す真理衣のようにな
る。
第1表
この第1表に示すように、ワイヤード・ノード3の信号
レベルは、論理ゲートIm と論理ゲート1bのAND
演算結果となっている0 第2図はこの発明の他のデジタル回路への転用例を示す
回路図で、ワイヤード・ノードの論理シミュレーション
に仮想ワイヤード・ゲートとしてORゲートを挿入する
必要のあるデジタル回路への転用例を示すものである。
レベルは、論理ゲートIm と論理ゲート1bのAND
演算結果となっている0 第2図はこの発明の他のデジタル回路への転用例を示す
回路図で、ワイヤード・ノードの論理シミュレーション
に仮想ワイヤード・ゲートとしてORゲートを挿入する
必要のあるデジタル回路への転用例を示すものである。
この第2図において、1’ 、lb lcはデジタル
回路の論理ゲートを示し、2m、2bt2eはこの論理
ゲー) 1a * 1 b v 1eの各信号強度を示
す。
回路の論理ゲートを示し、2m、2bt2eはこの論理
ゲー) 1a * 1 b v 1eの各信号強度を示
す。
ここで、
(W、S 、W) ・・・0:Weakl : 5tr
onP X : We a k をそれぞれ表わす。3はワイヤード・ノード(OR演算
〕である。
onP X : We a k をそれぞれ表わす。3はワイヤード・ノード(OR演算
〕である。
この第2図に示す実施例においては、各論理ゲート1m
、1b、leには信号レベル(0,1゜X)に対して信
号強度(W、S 、W)が指定されているので、ワイヤ
ード・ノード3の論理シミュレーション結果は下記第2
表に示すようになシ、論理ゲート1&と論理ゲーNbの
OR演算結果となる。
、1b、leには信号レベル(0,1゜X)に対して信
号強度(W、S 、W)が指定されているので、ワイヤ
ード・ノード3の論理シミュレーション結果は下記第2
表に示すようになシ、論理ゲート1&と論理ゲーNbの
OR演算結果となる。
第2表
以上の説明から明らかなように、この発明は、デジタル
回路のワイヤード・ノードの論理シミュレーションを、
信号強度の指定が可能な論理シミュレータの機能を利用
して、各論理ゲートの出力信号レベル(0、1、Xなど
)に対する信号強度を予め設定しておくことによシ、仮
想ワイヤード・ゲートの挿入なしに、ワイヤード・ノー
ドの正しい論理演算を行なうものである。
回路のワイヤード・ノードの論理シミュレーションを、
信号強度の指定が可能な論理シミュレータの機能を利用
して、各論理ゲートの出力信号レベル(0、1、Xなど
)に対する信号強度を予め設定しておくことによシ、仮
想ワイヤード・ゲートの挿入なしに、ワイヤード・ノー
ドの正しい論理演算を行なうものである。
そして、信号強度は、論理回路図入力装置上の各論理ゲ
ート・シンボルに対して、属性として予め固定値を設足
しておく。
ート・シンボルに対して、属性として予め固定値を設足
しておく。
以上説明したように、この発明によれば、デジタル回路
のワイヤード・ノードは、そのノードに接続した複数の
論理ゲートの出力信号強度によシ計算されるので、論理
回路図の入力時に、論理シミュレーション用の仮想ワイ
ヤード・ゲートを挿入する必要がなくな)、また、レイ
アウト検証などの他のCAD用論理回路図面として共用
が可能となる。したがって、論理回路図の入力作業が容
易になシ、また、論理シミュレーション専用の図面を入
力しなくても、他のCADと共用の図面を一度入力すれ
ば済むという効果がある。
のワイヤード・ノードは、そのノードに接続した複数の
論理ゲートの出力信号強度によシ計算されるので、論理
回路図の入力時に、論理シミュレーション用の仮想ワイ
ヤード・ゲートを挿入する必要がなくな)、また、レイ
アウト検証などの他のCAD用論理回路図面として共用
が可能となる。したがって、論理回路図の入力作業が容
易になシ、また、論理シミュレーション専用の図面を入
力しなくても、他のCADと共用の図面を一度入力すれ
ば済むという効果がある。
第1図はこの発明によるデジタル回路の論理シミュレー
ション方式の一実施例を示す回路図、第2図はこの発明
の他の実施例を示す回路図、第3図は従来のデジタル回
路の論理シミュレーション方式の一例を示す回路図、第
4図はレイアウトパターンと1対1対応の論理回路原図
を示す回路図である。 1凰〜1c ・・・・IIL回路の論理ゲート、2凰〜
2c ・・・・出力信号レベルの信号強度、3・・・Φ
ワイヤード・ノード。
ション方式の一実施例を示す回路図、第2図はこの発明
の他の実施例を示す回路図、第3図は従来のデジタル回
路の論理シミュレーション方式の一例を示す回路図、第
4図はレイアウトパターンと1対1対応の論理回路原図
を示す回路図である。 1凰〜1c ・・・・IIL回路の論理ゲート、2凰〜
2c ・・・・出力信号レベルの信号強度、3・・・Φ
ワイヤード・ノード。
Claims (1)
- ワイヤード・ノードを含むデジタル回路の論理シミュレ
ーションにおいて、論理回路図入力装置と信号強度の指
定可能な論理シミュレータを備え、図面入力用論理ゲー
トシンボルに信号強度を予め指定しておき、論理シミュ
レーション用の仮想ワイヤード・ゲートを入力しないで
、ワイヤード・ノードの正しい論理演算を行うようにし
たことを特徴とするデジタル回路の論理シミュレーショ
ン方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61241658A JPS6395579A (ja) | 1986-10-09 | 1986-10-09 | デジタル回路の論理シミユレ−シヨン方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61241658A JPS6395579A (ja) | 1986-10-09 | 1986-10-09 | デジタル回路の論理シミユレ−シヨン方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6395579A true JPS6395579A (ja) | 1988-04-26 |
Family
ID=17077595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61241658A Pending JPS6395579A (ja) | 1986-10-09 | 1986-10-09 | デジタル回路の論理シミユレ−シヨン方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6395579A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0321098A (ja) * | 1989-06-19 | 1991-01-29 | Sony Corp | 基板収納容器 |
JPH0773223A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 遅延シミュレーション装置 |
-
1986
- 1986-10-09 JP JP61241658A patent/JPS6395579A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0321098A (ja) * | 1989-06-19 | 1991-01-29 | Sony Corp | 基板収納容器 |
JPH0773223A (ja) * | 1993-06-16 | 1995-03-17 | Nec Corp | 遅延シミュレーション装置 |
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