JPH0520383A - 論理検証方式 - Google Patents
論理検証方式Info
- Publication number
- JPH0520383A JPH0520383A JP3167966A JP16796691A JPH0520383A JP H0520383 A JPH0520383 A JP H0520383A JP 3167966 A JP3167966 A JP 3167966A JP 16796691 A JP16796691 A JP 16796691A JP H0520383 A JPH0520383 A JP H0520383A
- Authority
- JP
- Japan
- Prior art keywords
- simulation
- circuit
- symbol
- circuit description
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 少ない入力パタンにより論理回路の等価性を
証明する。 【構成】 記号シミュレーション部Ａ１は入力パタン５
を用いて回路記述Ａ４ついて記号シミュレーションを行
ないシミュレーション結果Ａ７を得る。また、記号シミ
ュレーション部Ｂ２は入力パタン５を用いて回路記述Ｂ
６ついて記号シミュレーションを行ないシミュレーショ
ン結果Ｂ８を得る。そして、結果比較部３はこれら２つ
のシミュレーション結果を排他論理和を用いて比較す
る。これにより、詳細さのレベルの異る２つの回路記述
の等価性が証明ができる。
証明する。 【構成】 記号シミュレーション部Ａ１は入力パタン５
を用いて回路記述Ａ４ついて記号シミュレーションを行
ないシミュレーション結果Ａ７を得る。また、記号シミ
ュレーション部Ｂ２は入力パタン５を用いて回路記述Ｂ
６ついて記号シミュレーションを行ないシミュレーショ
ン結果Ｂ８を得る。そして、結果比較部３はこれら２つ
のシミュレーション結果を排他論理和を用いて比較す
る。これにより、詳細さのレベルの異る２つの回路記述
の等価性が証明ができる。
Description
【０００１】
【産業上の利用分野】本発明は大規模論理回路に対する
論理検証方式に関する。
論理検証方式に関する。
【０００２】
【従来の技術】従来の論理検証方式では、数値シミュレ
ータを用いて論理の検証を行っていた。また公知の文献
として、例えば、可児賢二ら，「超ＬＳＩ ＣＡＤの基
礎」，オーム社（１９８３年）がある。
ータを用いて論理の検証を行っていた。また公知の文献
として、例えば、可児賢二ら，「超ＬＳＩ ＣＡＤの基
礎」，オーム社（１９８３年）がある。
【０００３】
【発明が解決しようとする課題】上述した従来の論理検
証方式では、数値シミュレータを用いて論理の検証を行
っているため、検証の際に多くの入力パタンを必要と
し、また、論理回路の等価性を完全に証明することが非
常に困難であるという欠点がある。
証方式では、数値シミュレータを用いて論理の検証を行
っているため、検証の際に多くの入力パタンを必要と
し、また、論理回路の等価性を完全に証明することが非
常に困難であるという欠点がある。
【０００４】
【課題を解決するための手段】本発明は、同一の論理回
路について記述され、かつ記述の詳細さのレベルの異る
第１の回路記述及び第２の回路記述について等価性の検
証を行う場合、前記第１の回路記述について記号シミュ
レーションを行なう第１のシミュレーション手段と、前
記第２の回路記述について記号シミュレーションを行な
う第２のシミュレーション手段と、前記第１及び第２の
シミュレーション手段の結果を排他論理和を用いて比較
する比較手段とを備えている。
路について記述され、かつ記述の詳細さのレベルの異る
第１の回路記述及び第２の回路記述について等価性の検
証を行う場合、前記第１の回路記述について記号シミュ
レーションを行なう第１のシミュレーション手段と、前
記第２の回路記述について記号シミュレーションを行な
う第２のシミュレーション手段と、前記第１及び第２の
シミュレーション手段の結果を排他論理和を用いて比較
する比較手段とを備えている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】本実施例の論理検証方式は、同一の論理回
路について記述されおり、かつ記述の詳細さのレベルの
異る２つの回路記述Ａ，Ｂについて、その等価性の検証
を行う場合、図１に示すように、記号シミュレーション
部Ａ１は入力パタン５を用いて回路記述Ａ４ついての記
号シミュレーションを行ないシミュレーション結果Ａ７
を得る。また、記号シミュレーション部Ｂ２は入力パタ
ン５を用いて回路記述Ｂ６ついての記号シミュレーショ
ンを行ないシミュレーション結果Ｂ８を得る。そして、
結果比較部３はこれら２つのシミュレーション結果Ａ
７，Ｂ８について排他論理和を用いて比較する。
路について記述されおり、かつ記述の詳細さのレベルの
異る２つの回路記述Ａ，Ｂについて、その等価性の検証
を行う場合、図１に示すように、記号シミュレーション
部Ａ１は入力パタン５を用いて回路記述Ａ４ついての記
号シミュレーションを行ないシミュレーション結果Ａ７
を得る。また、記号シミュレーション部Ｂ２は入力パタ
ン５を用いて回路記述Ｂ６ついての記号シミュレーショ
ンを行ないシミュレーション結果Ｂ８を得る。そして、
結果比較部３はこれら２つのシミュレーション結果Ａ
７，Ｂ８について排他論理和を用いて比較する。
【０００８】続いて、本実施例について具体例を挙げて
説明する。
説明する。
【０００９】図２，図３は図１の回路記述Ａ４，Ｂ６の
一例をそれぞれ示す図であり、これらは３入力１出力の
同一の論理回路であって、記述のレベルが異る。
一例をそれぞれ示す図であり、これらは３入力１出力の
同一の論理回路であって、記述のレベルが異る。
【００１０】図４は図１の入力パタン５の一例を示す図
であり、入力ピンＩＮ１〜ＩＮ３の入力パタンを示して
いる。
であり、入力ピンＩＮ１〜ＩＮ３の入力パタンを示して
いる。
【００１１】図５，図６は図１のシミュレーション結果
Ａ７，Ｂ８を示す図であり、出力ピンＯＵＴの出力パタ
ンをそれぞれ示している。
Ａ７，Ｂ８を示す図であり、出力ピンＯＵＴの出力パタ
ンをそれぞれ示している。
【００１２】図７は図５及び図６のシミュレーション結
果の比較を示す図である。
果の比較を示す図である。
【００１３】まず、記号シミュレーション部Ａ１は入力
パタン５（図４参照）を用いて回路記述Ａ４（図２参
照）ついての記号シミュレーションを行ないシミュレー
ション結果Ａ７（図５参照）を得る。次に、記号シミュ
レーション部Ｂ２は入力パタン５（図４参照）を用いて
回路記述Ｂ６（図３参照）ついての記号シミュレーショ
ンを行ないシミュレーション結果Ｂ８（図６参照）を得
る。そして、結果比較部３はこれら２つのシミュレーシ
ョン結果Ａ７，Ｂ８について排他論理和を用いて比較す
る。
パタン５（図４参照）を用いて回路記述Ａ４（図２参
照）ついての記号シミュレーションを行ないシミュレー
ション結果Ａ７（図５参照）を得る。次に、記号シミュ
レーション部Ｂ２は入力パタン５（図４参照）を用いて
回路記述Ｂ６（図３参照）ついての記号シミュレーショ
ンを行ないシミュレーション結果Ｂ８（図６参照）を得
る。そして、結果比較部３はこれら２つのシミュレーシ
ョン結果Ａ７，Ｂ８について排他論理和を用いて比較す
る。
【００１４】この場合、シミュレーション結果Ａ７（図
５参照）及びシミュレーション結果Ｂ８（図６参照）に
おいて、入力ピンＩＮ２＝０のパタンでは、出力ピンＯ
ＵＴ＝Ｂとなり、２の回路記述の等価性が確認される。
５参照）及びシミュレーション結果Ｂ８（図６参照）に
おいて、入力ピンＩＮ２＝０のパタンでは、出力ピンＯ
ＵＴ＝Ｂとなり、２の回路記述の等価性が確認される。
【００１５】次に、入力ピンＩＮ２＝１のパタンでは、
２つのシミュレーション結果の排他論理和を求めること
により回路記述の等価性を確認する（図７参照）。
２つのシミュレーション結果の排他論理和を求めること
により回路記述の等価性を確認する（図７参照）。
【００１６】
【発明の効果】以上説明したように、本発明の論理検証
方式は、記号シミュレータを用いて検証を行い、このシ
ミュレーションの結果を排他論理和を用いて確認するこ
とにより、少ない入力パタンにより論理回路の等価性を
完全に証明することができるという効果を有している。
方式は、記号シミュレータを用いて検証を行い、このシ
ミュレーションの結果を排他論理和を用いて確認するこ
とにより、少ない入力パタンにより論理回路の等価性を
完全に証明することができるという効果を有している。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の回路記述Ａ４の一例を示す図である。
【図３】図１の回路記述Ｂ６の一例を示す図である。
【図４】図１の入力パタン５の一例を示す図である。
【図５】図１のシミュレーション結果Ａ７を示す図であ
る。
る。
【図６】図１のシミュレーション結果Ｂ８を示す図であ
る。
る。
【図７】図５及び図６のシミュレーション結果の比較を
示す図である。
示す図である。
１ 記号シミュレーション部Ａ ２ 記号シミュレーション部Ｂ ３ 結果比較部 ４ 回路記述Ａ ５ 入力パタン ６ 回路記述Ｂ ７ シミュレーション結果Ａ ８ シミュレーション結果Ｂ ＩＮ１〜ＩＮ３ 入力ピン ＯＵＴ 出力ピン
Claims (1)
- 【特許請求の範囲】 【請求項１】 同一の論理回路について記述され、かつ
記述の詳細さのレベルの異る第１の回路記述及び第２の
回路記述について等価性の検証を行う場合、前記第１の
回路記述について記号シミュレーションを行なう第１の
シミュレーション手段と、前記第２の回路記述について
記号シミュレーションを行なう第２のシミュレーション
手段と、前記第１及び第２のシミュレーション手段の結
果を排他論理和を用いて比較する比較手段とを備えるこ
とを特徴とする論理検証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167966A JPH0520383A (ja) | 1991-07-09 | 1991-07-09 | 論理検証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167966A JPH0520383A (ja) | 1991-07-09 | 1991-07-09 | 論理検証方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520383A true JPH0520383A (ja) | 1993-01-29 |
Family
ID=15859342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167966A Pending JPH0520383A (ja) | 1991-07-09 | 1991-07-09 | 論理検証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8225253B2 (en) | 2009-09-04 | 2012-07-17 | Fujitsu Limited | Redundant logic circuit detection method and device and computer-readable recording medium |
-
1991
- 1991-07-09 JP JP3167966A patent/JPH0520383A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8225253B2 (en) | 2009-09-04 | 2012-07-17 | Fujitsu Limited | Redundant logic circuit detection method and device and computer-readable recording medium |
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