JPH04260974A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPH04260974A JPH04260974A JP3000466A JP46691A JPH04260974A JP H04260974 A JPH04260974 A JP H04260974A JP 3000466 A JP3000466 A JP 3000466A JP 46691 A JP46691 A JP 46691A JP H04260974 A JPH04260974 A JP H04260974A
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- 238000012795 verification Methods 0.000 claims description 20
- 238000001514 detection method Methods 0.000 claims description 5
- 239000000523 sample Substances 0.000 abstract description 2
- 238000007689 inspection Methods 0.000 abstract 5
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000012217 deletion Methods 0.000 description 4
- 230000037430 deletion Effects 0.000 description 4
- XXQCMVYBAALAJK-UHFFFAOYSA-N ethyl n-[4-[benzyl(2-phenylethyl)amino]-2-(2-phenylethyl)-1h-imidazo[4,5-c]pyridin-6-yl]carbamate Chemical compound N=1C=2C(N(CCC=3C=CC=CC=3)CC=3C=CC=CC=3)=NC(NC(=O)OCC)=CC=2NC=1CCC1=CC=CC=C1 XXQCMVYBAALAJK-UHFFFAOYSA-N 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路の論理検証を行
う論理シミュレーション装置に関する。
う論理シミュレーション装置に関する。
【０００２】
【従来の技術】近年高集積回路においてはゲートアレイ
構造が広く採用されているが、この種の構造では必要な
ゲートについてのみ配線が行われるため、使われないま
まの多数のゲート素子が存在することになる。図７はゲ
ートアレイ構造が採られているＬＳＩ の基板上に形成
されている論理回路の一部を示す回路図であり、５１，
５３，５５はＮＯＲ 回路素子、５２，５４，５６はＮ
ＡＮＤ回路素子を示している。 ＮＯＲ 回路素子５１の入力端５１ａ，５１ｂ は夫々
他の素子５７ａ，５７ｂ と、また出力端５１ｃ はＮ
ＡＮＤ回路５２の一の入力端５２ａ と接続され、一方
ＮＡＮＤ回路５２の他の入力端５２ｂ 及び出力端５２
ｃ は他の素子５７ｃ，５８と夫々接続されている。こ
れに対してＮＯＲ 回路素子５３とＮＡＮＤ回路素子５
４及びＮＯＲ 回路素子５５とＮＡＮＤ回路素子５６と
はＮＯＲ 回路素子５３，５５ の出力端５３ｃ，５５
ｃ とＮＡＮＤ回路素子５４，５６の一の入力端５４ａ
，５６ａ とが接続されている以外はＮＯＲ 回路素子
５３，５５ の２本の入力端５３ａ，５３ｂ 、５５ａ
，５５ｂ 、ＮＡＮＤ回路素子５４，５６ の入力端５
４ｂ，５６ｂ 及び出力端５４ｃ，５６ｃ はいずれも
他の素子と接続されていない、所謂空ピンとなっている
。
構造が広く採用されているが、この種の構造では必要な
ゲートについてのみ配線が行われるため、使われないま
まの多数のゲート素子が存在することになる。図７はゲ
ートアレイ構造が採られているＬＳＩ の基板上に形成
されている論理回路の一部を示す回路図であり、５１，
５３，５５はＮＯＲ 回路素子、５２，５４，５６はＮ
ＡＮＤ回路素子を示している。 ＮＯＲ 回路素子５１の入力端５１ａ，５１ｂ は夫々
他の素子５７ａ，５７ｂ と、また出力端５１ｃ はＮ
ＡＮＤ回路５２の一の入力端５２ａ と接続され、一方
ＮＡＮＤ回路５２の他の入力端５２ｂ 及び出力端５２
ｃ は他の素子５７ｃ，５８と夫々接続されている。こ
れに対してＮＯＲ 回路素子５３とＮＡＮＤ回路素子５
４及びＮＯＲ 回路素子５５とＮＡＮＤ回路素子５６と
はＮＯＲ 回路素子５３，５５ の出力端５３ｃ，５５
ｃ とＮＡＮＤ回路素子５４，５６の一の入力端５４ａ
，５６ａ とが接続されている以外はＮＯＲ 回路素子
５３，５５ の２本の入力端５３ａ，５３ｂ 、５５ａ
，５５ｂ 、ＮＡＮＤ回路素子５４，５６ の入力端５
４ｂ，５６ｂ 及び出力端５４ｃ，５６ｃ はいずれも
他の素子と接続されていない、所謂空ピンとなっている
。
【０００３】上記した如きＮＯＲ 回路素子５３，５５
、ＮＡＮＤ回路素子５４，５６ の如き他の回路素子
から何らの値も与えられず、また他の回路素子に何らの
値も与えることがない回路は論理シミュレーションを行
うことに特別の意義が認められず、また現実に論理検証
シミュレーションを行う場合も入力端， 出力端の値を
決定出来ないこととなる。
、ＮＡＮＤ回路素子５４，５６ の如き他の回路素子
から何らの値も与えられず、また他の回路素子に何らの
値も与えることがない回路は論理シミュレーションを行
うことに特別の意義が認められず、また現実に論理検証
シミュレーションを行う場合も入力端， 出力端の値を
決定出来ないこととなる。
【０００４】
【発明が解決しようとする課題】しかし従来にあっては
このような回路素子についても論理検証シミュレーショ
ンの対象となり、シミュレーションに時間を要し、しか
もシミュレーション装置自体もこのようなシミュレーシ
ョンの対象とする必要のない回路素子の存在のため回路
規模が限られるという問題があった。この対策として、
プログラムの操作によって論理検証シミュレーションを
必要としない回路素子を検出し、これをシミュレーショ
ン対象から除去することが行われているが、この処理に
は長い時間を要するという難点があった。 本発明は
かかる事情に鑑みなされたものであって、その目的とす
るところはシミュレーション対象論理回路中から不必要
な回路素子を検出し、削除してシミュレーション効率を
高め、より大規模な回路への適用を可能とした論理シミ
ュレーション装置を提供するにある。
このような回路素子についても論理検証シミュレーショ
ンの対象となり、シミュレーションに時間を要し、しか
もシミュレーション装置自体もこのようなシミュレーシ
ョンの対象とする必要のない回路素子の存在のため回路
規模が限られるという問題があった。この対策として、
プログラムの操作によって論理検証シミュレーションを
必要としない回路素子を検出し、これをシミュレーショ
ン対象から除去することが行われているが、この処理に
は長い時間を要するという難点があった。 本発明は
かかる事情に鑑みなされたものであって、その目的とす
るところはシミュレーション対象論理回路中から不必要
な回路素子を検出し、削除してシミュレーション効率を
高め、より大規模な回路への適用を可能とした論理シミ
ュレーション装置を提供するにある。
【０００５】
【課題を解決するための手段】本発明に係る論理シミュ
レーション装置は、論理回路に対応する実回路の各素子
について他の素子との接続関係を検出し、これに基づい
て論理検証シミュレーションの要否を検出する手段と、
検出した不必要な素子を論理回路から削除する手段と、
削除した後の論理回路について論理検証シミュレーショ
ンを行う手段とを具備する。
レーション装置は、論理回路に対応する実回路の各素子
について他の素子との接続関係を検出し、これに基づい
て論理検証シミュレーションの要否を検出する手段と、
検出した不必要な素子を論理回路から削除する手段と、
削除した後の論理回路について論理検証シミュレーショ
ンを行う手段とを具備する。
【０００６】
【作用】本発明にあってはこれによって実回路の各素子
について他の素子との接続関係を直接的に、しかもプロ
グラムによる検出に比較して格段に速く検出出来て論理
検証シミュレーションの不必要な素子を検出し得、また
これを削除することで論理回路から論理検証シミュレー
ション対象素子数を低減し得ることとなる。
について他の素子との接続関係を直接的に、しかもプロ
グラムによる検出に比較して格段に速く検出出来て論理
検証シミュレーションの不必要な素子を検出し得、また
これを削除することで論理回路から論理検証シミュレー
ション対象素子数を低減し得ることとなる。
【０００７】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係るシミュレーショ
ン装置を示すブロック図であり、図中１は本発明に係る
論理シミュレーション装置を示している。
具体的に説明する。図１は本発明に係るシミュレーショ
ン装置を示すブロック図であり、図中１は本発明に係る
論理シミュレーション装置を示している。
【０００８】論理シミュレーション装置１は回路接続情
報１１、回路素子情報を含むライブラリ１２に基づいて
シミュレーション対象論理回路に対応する実回路中から
論理検証シミュレーションが不必要な回路素子を検出す
る手段２と、該手段２の検出結果に基づいて不必要な素
子を論理回路中から削除する手段３と、不必要な素子を
論理回路中から削除した後、所定の論理シミュレーショ
ン用入力パターン１３を用いて論理検証シミュレーショ
ンを行う手段４とを具備し、論理検証シミュレーション
結果はリストファイル１４に出力すると共に、ディスプ
レイ装置１５へ出力するようになっている。
報１１、回路素子情報を含むライブラリ１２に基づいて
シミュレーション対象論理回路に対応する実回路中から
論理検証シミュレーションが不必要な回路素子を検出す
る手段２と、該手段２の検出結果に基づいて不必要な素
子を論理回路中から削除する手段３と、不必要な素子を
論理回路中から削除した後、所定の論理シミュレーショ
ン用入力パターン１３を用いて論理検証シミュレーショ
ンを行う手段４とを具備し、論理検証シミュレーション
結果はリストファイル１４に出力すると共に、ディスプ
レイ装置１５へ出力するようになっている。
【０００９】論理シミュレーション装置１は図３に示す
如き論理検証シミュレーション対象論理回路が与えられ
ると、この論理回路における論理検証シミュレーション
の対象とする領域に回路枠２０を設定する。回路枠２０
はシミュレーション能力等を勘案して適宜に設定される
。回路枠２０が設定されると、不必要な回路要素を検出
する手段２は論理回路に対応する実回路上において回路
枠２０内に属する各回路素子の入，出力端に順次的にプ
ローブを接触させ、所定パターンの信号を用いて他の素
子との接続関係を検出し、この検出結果から図２に示す
フローチャートに従って各回路素子について論理検証シ
ミュレーションの要否を検出する。
如き論理検証シミュレーション対象論理回路が与えられ
ると、この論理回路における論理検証シミュレーション
の対象とする領域に回路枠２０を設定する。回路枠２０
はシミュレーション能力等を勘案して適宜に設定される
。回路枠２０が設定されると、不必要な回路要素を検出
する手段２は論理回路に対応する実回路上において回路
枠２０内に属する各回路素子の入，出力端に順次的にプ
ローブを接触させ、所定パターンの信号を用いて他の素
子との接続関係を検出し、この検出結果から図２に示す
フローチャートに従って各回路素子について論理検証シ
ミュレーションの要否を検出する。
【００１０】以下この手順を図３に示す論理回路を対象
とした場合について図２に示すフローチャートに従って
説明する。図３に示す論理回路においては回路枠２０中
に２入力のＮＯＲ 回路素子２１，２２ 、同じく２入
力のＮＡＮＤ回路素子２３，２４ が存在し、ＮＯＲ
回路素子２１の入力端２１ａ，２１ｂ は回路枠２０外
の他の素子２５ａ，２５ｂ と接続され、また出力端２
１ｃ はＮＡＮＤ回路素子２２の一の入力端２３ａ に
接続されている。またＮＡＮＤ回路素子２２の他の入力
端２２ｂ は回路枠２０外の他の素子２５ｃ と接続さ
れ、更にその出力端２３ｃ は回路枠２０外の他の素子
２６と接続されている。
とした場合について図２に示すフローチャートに従って
説明する。図３に示す論理回路においては回路枠２０中
に２入力のＮＯＲ 回路素子２１，２２ 、同じく２入
力のＮＡＮＤ回路素子２３，２４ が存在し、ＮＯＲ
回路素子２１の入力端２１ａ，２１ｂ は回路枠２０外
の他の素子２５ａ，２５ｂ と接続され、また出力端２
１ｃ はＮＡＮＤ回路素子２２の一の入力端２３ａ に
接続されている。またＮＡＮＤ回路素子２２の他の入力
端２２ｂ は回路枠２０外の他の素子２５ｃ と接続さ
れ、更にその出力端２３ｃ は回路枠２０外の他の素子
２６と接続されている。
【００１１】一方、ＮＯＲ 回路素子２３の入力端２２
ａ，２２ｂ 、ＮＡＮＤ回路素子２４の入力端２４ｂ
及び出力端２４ｃ はいずれも回路枠２０外の他の素子
とは接続されていない状態となっている。従っていまプ
ローブをＮＯＲ 回路素子２１の入， 出力端に接触さ
せた状態では、先ずＮＯＲ 回路素子２１についてその
入， 出力端が回路枠２０内、又は回路枠外を含めて他
の素子と接続されているか否かを判断し（ステップＳ１
） 、他の素子と接続されていないときは当該回路素子
を回路枠２０内から削除し（ステップＳ４） 、また接
続されているときはステップＳ２に進む。前記したＮＯ
Ｒ 回路素子２１の出力端２１ｃ はＮＡＮＤ回路素子
２２に接続され、また入力端２１ａ，２１ｂ は素子２
５ａ，２５ｂ に夫々接続されている。
ａ，２２ｂ 、ＮＡＮＤ回路素子２４の入力端２４ｂ
及び出力端２４ｃ はいずれも回路枠２０外の他の素子
とは接続されていない状態となっている。従っていまプ
ローブをＮＯＲ 回路素子２１の入， 出力端に接触さ
せた状態では、先ずＮＯＲ 回路素子２１についてその
入， 出力端が回路枠２０内、又は回路枠外を含めて他
の素子と接続されているか否かを判断し（ステップＳ１
） 、他の素子と接続されていないときは当該回路素子
を回路枠２０内から削除し（ステップＳ４） 、また接
続されているときはステップＳ２に進む。前記したＮＯ
Ｒ 回路素子２１の出力端２１ｃ はＮＡＮＤ回路素子
２２に接続され、また入力端２１ａ，２１ｂ は素子２
５ａ，２５ｂ に夫々接続されている。
【００１２】次に出力端が他の素子と接続されているか
否かを判断し（ステップＳ２） 、接続されていない場
合は当該回路素子を削除し（ステップＳ４） 、また接
続されている場合はステップＳ３に進む。ＮＯＲ 回路
素子２１の場合は前述した如く出力端２１ｃ はＮＡＮ
Ｄ回路素子２２に接続されている。
否かを判断し（ステップＳ２） 、接続されていない場
合は当該回路素子を削除し（ステップＳ４） 、また接
続されている場合はステップＳ３に進む。ＮＯＲ 回路
素子２１の場合は前述した如く出力端２１ｃ はＮＡＮ
Ｄ回路素子２２に接続されている。
【００１３】次に入力端の全てが空ピンか否かを判断し
（ステップＳ３） 、全てが空ピンである場合は当該
回路素子を回路枠２０内から削除し（ステップＳ４）
、また入力端の全てが空ピンではない場合はステップＳ
５に進む。ＮＯＲ 回路２１素子にあっては入力端は空
ピンではない。
（ステップＳ３） 、全てが空ピンである場合は当該
回路素子を回路枠２０内から削除し（ステップＳ４）
、また入力端の全てが空ピンではない場合はステップＳ
５に進む。ＮＯＲ 回路２１素子にあっては入力端は空
ピンではない。
【００１４】次に入力端の内に少なくとも１つの空ピン
があるか否かを判断し（ステップＳ５） 空ピンがある
場合は当該回路素子の置換又は削除を行い（ステップＳ
７） 、ない場合はステップＳ６に進む。ＮＯＲ 回路
素子２１の場合はその入力端は全てが他の素子と接続さ
れている。
があるか否かを判断し（ステップＳ５） 空ピンがある
場合は当該回路素子の置換又は削除を行い（ステップＳ
７） 、ない場合はステップＳ６に進む。ＮＯＲ 回路
素子２１の場合はその入力端は全てが他の素子と接続さ
れている。
【００１５】次に入力端のうち電源又はグランドに接続
されている入力端があるか否かを判断し（ステップＳ６
） 、ある場合には当該素子の置換又は削除を行い（ス
テップＳ７） 、ない場合は他に未検出の素子があるか
否かを判断し（ステップＳ８） 、ある場合はステップ
Ｓ１に戻り、ない場合は当該サイクルにおいて素子の削
除又は置換が行われたか否かを判断し、（ステップＳ９
） 、行われていた場合はステップＳ１に戻り、また行
われていない場合は終了する。
されている入力端があるか否かを判断し（ステップＳ６
） 、ある場合には当該素子の置換又は削除を行い（ス
テップＳ７） 、ない場合は他に未検出の素子があるか
否かを判断し（ステップＳ８） 、ある場合はステップ
Ｓ１に戻り、ない場合は当該サイクルにおいて素子の削
除又は置換が行われたか否かを判断し、（ステップＳ９
） 、行われていた場合はステップＳ１に戻り、また行
われていない場合は終了する。
【００１６】ＮＡＮＤ回路素子についても前記ＮＯＲ
回路素子２１と同様にその入， 出力端のいずれもが他
の素子と接続されており、その処理もＮＯＲ 回路素子
２１と実質的に同じである。
回路素子２１と同様にその入， 出力端のいずれもが他
の素子と接続されており、その処理もＮＯＲ 回路素子
２１と実質的に同じである。
【００１７】これに対してＮＯＲ 回路素子２３の場合
は入力端２３ａ，２３ｂ はいずれも空ピンであるから
、図２のフローチャートにおけるステップＳ３の判断に
おいて「ＹＥＳ 」となり、ステップＳ４に進んで回路
枠２０内から削除される。 またＮＡＮＤ回路素子２４の場合はその出力端２４ｃ
が空ピンであるから、ステップＳ２において「ＮＯ」と
なりステップＳ４に進んで同様に回路枠２０内から削除
されることとなる。
は入力端２３ａ，２３ｂ はいずれも空ピンであるから
、図２のフローチャートにおけるステップＳ３の判断に
おいて「ＹＥＳ 」となり、ステップＳ４に進んで回路
枠２０内から削除される。 またＮＡＮＤ回路素子２４の場合はその出力端２４ｃ
が空ピンであるから、ステップＳ２において「ＮＯ」と
なりステップＳ４に進んで同様に回路枠２０内から削除
されることとなる。
【００１８】図４（ａ） 、図５（ａ），（ｂ） 、図
６は他の接続態様の回路素子を示している。図４（ａ）
に示すＮＯＲ 回路素子２６は３入力のうち１本はＮ
ＯＲ 回路素子２５と接続され、また出力端はＮＡＮＤ
回路素子２７と接続されている。このような接続関係に
ある場合は図２に示すフローチャートにおいて、ステッ
プＳ６における判断で「ＹＥＳ 」となり、ステップＳ
７に進み、ＮＯＲ 回路素子２６はインバータ２８に置
換される。
６は他の接続態様の回路素子を示している。図４（ａ）
に示すＮＯＲ 回路素子２６は３入力のうち１本はＮ
ＯＲ 回路素子２５と接続され、また出力端はＮＡＮＤ
回路素子２７と接続されている。このような接続関係に
ある場合は図２に示すフローチャートにおいて、ステッ
プＳ６における判断で「ＹＥＳ 」となり、ステップＳ
７に進み、ＮＯＲ 回路素子２６はインバータ２８に置
換される。
【００１９】図５（ａ） に示すＮＡＮＤ回路素子３１
は２入力のうち１本が空ピンとなっている場合を、また
図５（ｂ） はＮＡＮＤ回路素子３４の２入力のうち１
本が電源３５に接続されている場合を示している。なお
ＮＡＮＤ回路素子３１，３４ の他の入力端はいずれも
インバータ３２と接続されている。このような接続関係
にある場合にはステップＳ５，Ｓ６ の判断において「
ＹＥＳ 」となり、ステップＳ７にてＮＡＮＤ回路素子
３１，３４ はインバータと等価となるから、図５（ｃ
） に示す如く、インバータ３５と置換される。
は２入力のうち１本が空ピンとなっている場合を、また
図５（ｂ） はＮＡＮＤ回路素子３４の２入力のうち１
本が電源３５に接続されている場合を示している。なお
ＮＡＮＤ回路素子３１，３４ の他の入力端はいずれも
インバータ３２と接続されている。このような接続関係
にある場合にはステップＳ５，Ｓ６ の判断において「
ＹＥＳ 」となり、ステップＳ７にてＮＡＮＤ回路素子
３１，３４ はインバータと等価となるから、図５（ｃ
） に示す如く、インバータ３５と置換される。
【００２０】図６（ａ） に示すＮＡＮＤ回路素子４１
は３入力のうちの１本が途中にインバータ４２を介在さ
せて電源４３と接続されている場合を示している。この
ような接続関係にある場合にはステップＳ６において「
ＹＥＳ 」と判断され、ステップＳ７において２入力の
ＮＡＮＤ回路素子４５に置換される。このような素子の
削除又は置換が行われた場合にはこの削除又は置換によ
って他の素子に削除又は置換条件が成立している場合が
あるから、再度ステップＳ１に戻って前述した前述した
過程を反復することとなる。
は３入力のうちの１本が途中にインバータ４２を介在さ
せて電源４３と接続されている場合を示している。この
ような接続関係にある場合にはステップＳ６において「
ＹＥＳ 」と判断され、ステップＳ７において２入力の
ＮＡＮＤ回路素子４５に置換される。このような素子の
削除又は置換が行われた場合にはこの削除又は置換によ
って他の素子に削除又は置換条件が成立している場合が
あるから、再度ステップＳ１に戻って前述した前述した
過程を反復することとなる。
【００２１】
【発明の効果】以上の如く本発明装置にあっては、論理
回路に対応する実回路についてその各素子毎に他の素子
との接続情報を求めて各素子毎に論理検証シミュレーシ
ョン対象とするか否かを判断し、不必要な素子を除去し
た後の論理回路について論理検証シミュレーションを行
うこととしているから、論理検証シミュレーションの対
象とする素子数が低減されて、効率的な論理検証を行う
ことが可能となることは勿論、より大規模な論理回路に
対しても論理検証を行うことが可能となり、適用回路規
模が拡大され、更に同じ回路規模に対する論理検証をよ
り迅速に行うことが可能となる等、本発明は優れた効果
を奏するものである。
回路に対応する実回路についてその各素子毎に他の素子
との接続情報を求めて各素子毎に論理検証シミュレーシ
ョン対象とするか否かを判断し、不必要な素子を除去し
た後の論理回路について論理検証シミュレーションを行
うこととしているから、論理検証シミュレーションの対
象とする素子数が低減されて、効率的な論理検証を行う
ことが可能となることは勿論、より大規模な論理回路に
対しても論理検証を行うことが可能となり、適用回路規
模が拡大され、更に同じ回路規模に対する論理検証をよ
り迅速に行うことが可能となる等、本発明は優れた効果
を奏するものである。
【図１】本発明装置を示すブロック図である。
【図２】本発明装置の処理手順を示すフローチャートで
ある。
ある。
【図３】本発明装置の適用対象論理回路の一部を示す回
路図である。
路図である。
【図４】本発明装置において行われる素子の置換態様を
示す説明図である。
示す説明図である。
【図５】本発明装置において行われる素子の置換態様を
示す説明図である。
示す説明図である。
【図６】本発明装置において行われる素子の置換態様を
示す説明図である。
示す説明図である。
【図７】シミュレーション対象論理回路の回路図である
。
。
１ 論理シミュレーション装置
２ 不必要素子の検出手段
３ 不必要素子の削除手段
４ 論理検証シミュレーション手段１１
回路接続情報 １２ ライブラリ １３ 論理シミュレーション用入力パターン１４
結果のリストファイル １５ 結果のディスプレイ装置
回路接続情報 １２ ライブラリ １３ 論理シミュレーション用入力パターン１４
結果のリストファイル １５ 結果のディスプレイ装置
Claims (1)
- 【請求項１】 論理回路の論理を検証するシミュレー
ション装置において、論理回路に対応する実回路の各素
子について他の素子との接続関係を検出し、その検出結
果に基づいて論理検証シミュレーションが不必要な素子
を検出する手段と、検出された不必要な素子をシミュレ
ーション対象回路中から削除する手段と、不必要な素子
を削除した後の論理回路について論理検証シミュレーシ
ョンを行う手段とを具備することを特徴とする論理シミ
ュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000466A JP2923543B2 (ja) | 1991-01-08 | 1991-01-08 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000466A JP2923543B2 (ja) | 1991-01-08 | 1991-01-08 | 論理シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260974A true JPH04260974A (ja) | 1992-09-16 |
| JP2923543B2 JP2923543B2 (ja) | 1999-07-26 |
Family
ID=11474577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000466A Expired - Lifetime JP2923543B2 (ja) | 1991-01-08 | 1991-01-08 | 論理シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923543B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010146359A (ja) * | 2008-12-19 | 2010-07-01 | Nec Corp | 動作合成システム、動作合成方法、及び動作合成用プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197868A (ja) * | 1988-02-02 | 1989-08-09 | Matsushita Electric Ind Co Ltd | 論理シミュレーション方法 |
-
1991
- 1991-01-08 JP JP3000466A patent/JP2923543B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197868A (ja) * | 1988-02-02 | 1989-08-09 | Matsushita Electric Ind Co Ltd | 論理シミュレーション方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010146359A (ja) * | 2008-12-19 | 2010-07-01 | Nec Corp | 動作合成システム、動作合成方法、及び動作合成用プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2923543B2 (ja) | 1999-07-26 |
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