JPS6393023A - 停電処理回路 - Google Patents
停電処理回路Info
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- JPS6393023A JPS6393023A JP62237560A JP23756087A JPS6393023A JP S6393023 A JPS6393023 A JP S6393023A JP 62237560 A JP62237560 A JP 62237560A JP 23756087 A JP23756087 A JP 23756087A JP S6393023 A JPS6393023 A JP S6393023A
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- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 3
- 239000000872 buffer Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 229910017435 S2 In Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、小型電子機器に電力を供給する電源の停電
時における停電処理回路に関する。
時における停電処理回路に関する。
従来、たとえば電子レジスタに供給されている電源が停
電した場合には、この停電信号は割込信号として電子レ
ジスタ内のＣＰＵに入力され、ここで停電処理のための
特定のアドレスが指定されて停電処理が実行される。し
かしながら、電子レジスタにおいてデータ対理中に停電
時の割込信号が入力した際には一連のデータ処理が終了
しないままで残されてしまうため、停電回復後に再度、
初めからデータ処理を行なう必要があった。
電した場合には、この停電信号は割込信号として電子レ
ジスタ内のＣＰＵに入力され、ここで停電処理のための
特定のアドレスが指定されて停電処理が実行される。し
かしながら、電子レジスタにおいてデータ対理中に停電
時の割込信号が入力した際には一連のデータ処理が終了
しないままで残されてしまうため、停電回復後に再度、
初めからデータ処理を行なう必要があった。
この発明は前記事情に基づいてなされたもので、その目
的とするところは、電源の電力定価の検出時に現在実行
中のアドレスの出力を前記′：［圧低下の回復時まで待
機することにより、停電回復後も停電直前に実行されて
いたデータ処理を続けて行うことができる停電処理回路
を提供することである。
的とするところは、電源の電力定価の検出時に現在実行
中のアドレスの出力を前記′：［圧低下の回復時まで待
機することにより、停電回復後も停電直前に実行されて
いたデータ処理を続けて行うことができる停電処理回路
を提供することである。
以下、この発明の一実施例につき第１図ないし第３図に
基づいて説明する。第１図は電子レジスタの要部システ
ム構成図を示し、同図中ｌはＣＰＵでメモリ２にＲ／Ｗ
信号およびアドレスバスＡＢを介してアドレス信号を出
力し、またデータバスＤＢを介してメモリ２とデータの
授受を行う。
基づいて説明する。第１図は電子レジスタの要部システ
ム構成図を示し、同図中ｌはＣＰＵでメモリ２にＲ／Ｗ
信号およびアドレスバスＡＢを介してアドレス信号を出
力し、またデータバスＤＢを介してメモリ２とデータの
授受を行う。
またＣＰＵＩは印字部３に印字ｗＪＡ動信時信号を出力
し、印字部３においてこれに備えられた印字ドラムの所
定のハンマが駆動されて記録紙に印字が行なわれる。さ
らに印字ドラムの回転に従って出力されるタイミング信
号ＴＰがＣＰＵＩに入力される。このＣＰＵ１． メ
モリ２および印字部３には電源４から電力が供給されて
いる。この電源４の電圧が所定（／ｊ以下に低下すると
、その電圧低下が検出回路５によって検出され、この電
圧低下信ｔ３ｐｗがＣＰＵＩおよび二次電池６に出力さ
れる。二次電池６は電圧低下信号ＦＷが入力された後に
第１図中破線で囲まれたＣＰＵ１． メモリ２に電力
を供給する。
し、印字部３においてこれに備えられた印字ドラムの所
定のハンマが駆動されて記録紙に印字が行なわれる。さ
らに印字ドラムの回転に従って出力されるタイミング信
号ＴＰがＣＰＵＩに入力される。このＣＰＵ１． メ
モリ２および印字部３には電源４から電力が供給されて
いる。この電源４の電圧が所定（／ｊ以下に低下すると
、その電圧低下が検出回路５によって検出され、この電
圧低下信ｔ３ｐｗがＣＰＵＩおよび二次電池６に出力さ
れる。二次電池６は電圧低下信号ＦＷが入力された後に
第１図中破線で囲まれたＣＰＵ１． メモリ２に電力
を供給する。
第２図は前記ＣＰＵＩを詳細に示すもので、図中７はＲ
ＯＭであり、ここには各種マイクロ命令が格納されてい
る。このＲＯＭ７はラインｌ＋ を介してアドレス信す
をアドレス指定回路８に出力し、また、ティン又２を介
してオペレーションコードおよびラインＩＢ を介して
ＲＯＭ７の次アドレスを指定する次アドレス信号をアド
レス変換回路９へ出力する。
ＯＭであり、ここには各種マイクロ命令が格納されてい
る。このＲＯＭ７はラインｌ＋ を介してアドレス信す
をアドレス指定回路８に出力し、また、ティン又２を介
してオペレーションコードおよびラインＩＢ を介して
ＲＯＭ７の次アドレスを指定する次アドレス信号をアド
レス変換回路９へ出力する。
前記アドレス指定回路８は記憶回路１０のアドレスを指
定するほか、アドレスバスＡＢを介してアドレス信号を
出力し、アドレスの指定が終了した際にはライン文４を
介して終了信号を出力する。さらにこのアドレス指定回
路８には記憶回路ｌＯから読み出されたデータがライン
交５を介して入力され、いわゆるインディクス・アドレ
ッシングを行う。
定するほか、アドレスバスＡＢを介してアドレス信号を
出力し、アドレスの指定が終了した際にはライン文４を
介して終了信号を出力する。さらにこのアドレス指定回
路８には記憶回路ｌＯから読み出されたデータがライン
交５を介して入力され、いわゆるインディクス・アドレ
ッシングを行う。
前記アドレス変換回路９は前記次アドレス信号およびラ
インｌｂ を介して入力されるアドレス変更信号、人力
される前記１ｕ圧低下信号ＦＷに従ってＲＯＭ７の次ア
ドレスを指定する。すなわち、アドレス変換回路９は、
’ｉ［圧低下信号ＦＷが入力された際、現在入力してい
るアドレスの出力を電圧低下信号ＦＷの入力（ＬＯＷレ
ベル）がなくなるまで待機する。
インｌｂ を介して入力されるアドレス変更信号、人力
される前記１ｕ圧低下信号ＦＷに従ってＲＯＭ７の次ア
ドレスを指定する。すなわち、アドレス変換回路９は、
’ｉ［圧低下信号ＦＷが入力された際、現在入力してい
るアドレスの出力を電圧低下信号ＦＷの入力（ＬＯＷレ
ベル）がなくなるまで待機する。
前記記憶回路１０は、Ｘレジスタ、Ｘレジスタなどが備
えられ、この記憶回路ＩＯから読み出されたデータは演
算回路１１に出力される。演算回路１１は指定された各
種演算を行い、この演算結果はラインｌｒ を介して
記憶回路１０および印字バッファＩ（Ｂへ送出される。
えられ、この記憶回路ＩＯから読み出されたデータは演
算回路１１に出力される。演算回路１１は指定された各
種演算を行い、この演算結果はラインｌｒ を介して
記憶回路１０および印字バッファＩ（Ｂへ送出される。
また制御回路１２はラインｉｓを介して入力されたデー
タおよびキャリーの有無に従って前記アドレス変更信号
を出力する。また制御回路１２はラインｌａ を介して
アドレス指定回路４内のアドレスカウンタへカウントア
ツプまたはカウントアツプ／を指定する信号を出力する
。また、制御回路１２は入力されたオペレーションコー
ドを解読し、ライン交９を介して加算あるいは減算の指
定を行う指定信号をた；ｆ算回路１１へ出力し、ライン
Ｑ＋ｏを介してＲ／Ｗ信号を記憶回路ｌＯへ、ライン２
口を介してメモリ２へ出力する。さらに制御回路１２は
スリーステートバッファ１３＋ 、１３２．１３３の各
ゲートへゲート信号を、ゲート回路１４１．１４２ に
ゲート信号を夫々出力する。スリーステートバッファ１
３＋ 、１３２ には電圧低下信号ＦＷが入力され、そ
の出力は、アドレス変換回路９、演算回路１１へと夫々
対応して入力され、またスリーステートバッファ１３３
にはタイミング信号ＴＰが入力され、その出力は、演算
回路１１へと入力される。またゲート回路１４＋ はラ
イン！１７ とデータバスＤＢとの、ゲート回路１４２
は印字バッファＨＢと前記印字部３との接続の開閉を行
う。
タおよびキャリーの有無に従って前記アドレス変更信号
を出力する。また制御回路１２はラインｌａ を介して
アドレス指定回路４内のアドレスカウンタへカウントア
ツプまたはカウントアツプ／を指定する信号を出力する
。また、制御回路１２は入力されたオペレーションコー
ドを解読し、ライン交９を介して加算あるいは減算の指
定を行う指定信号をた；ｆ算回路１１へ出力し、ライン
Ｑ＋ｏを介してＲ／Ｗ信号を記憶回路ｌＯへ、ライン２
口を介してメモリ２へ出力する。さらに制御回路１２は
スリーステートバッファ１３＋ 、１３２．１３３の各
ゲートへゲート信号を、ゲート回路１４１．１４２ に
ゲート信号を夫々出力する。スリーステートバッファ１
３＋ 、１３２ には電圧低下信号ＦＷが入力され、そ
の出力は、アドレス変換回路９、演算回路１１へと夫々
対応して入力され、またスリーステートバッファ１３３
にはタイミング信号ＴＰが入力され、その出力は、演算
回路１１へと入力される。またゲート回路１４＋ はラ
イン！１７ とデータバスＤＢとの、ゲート回路１４２
は印字バッファＨＢと前記印字部３との接続の開閉を行
う。
次に、この実施例の動作について説明する。前記電子レ
ジスタにおいて電源４から所定の電力が供給されている
際の印字処理動作を第３図のフローに示す、すなわち、
ステップＳ１の実行において、制御回路１２からスリー
ステートバッファ１３３にゲート信号が出力され、タイ
ミング信りＴＰの入力が有るか否かの判断が実行され、
否とｒ１断されるとステップＳ？に移る。ステップＳ２
の実行において、制御１回路１２からスリーステートバ
ッファ１３２ にゲート信号が出力され、電圧低下信号
の入力が成るか否かの判断が実行され、否と判断される
とステップＳ１に戻り、有りとｒ−断されると電源４の
電圧が事故によって低下しているかあるいは停電である
と判断されてステップＳ３に移る。ステップＳ３の実行
において、制御回路１２からゲート回路１４１，１４２
に出力されていたゲート開成信号がリセットされ、こ
の結果、ラインｆＬ７ とデータバスＤＢ間、印字バッ
ファＨＢと印字部間が開成され、さらに二次電池６から
ＣＰＵＩおよびメモリ２へ電力が供給される０次いでス
テップＳ４に移り、制御回路１２からスリーステートバ
ッファ１３＋ にゲート信号が出力され、電力低下信号
ＰＷがアドレス変換回路９に入力されている場合には、
アドレス変換回路９は現在実行中のアドレスの出力を前
記停電が回復して電力低下信号ＦＷの入力が無くなるま
で待機する。電ｖ！４の停電が回復して電力低下信号Ｆ
Ｗの入力が無くなるとステップＳ５に移り、ゲート回路
１４＋、１４２にゲート信号を出力してゲートを開成し
、さらに二次電池６からＣＰＵＩおよびメモリ２への′
電力の供給が停止されるなどの停電回復処理が行なわれ
る０次いでステップＳ６の実行に移り、印字部３におい
て記録紙に停電印字が行なわれ、この後ステップＳ１に
戻る。
ジスタにおいて電源４から所定の電力が供給されている
際の印字処理動作を第３図のフローに示す、すなわち、
ステップＳ１の実行において、制御回路１２からスリー
ステートバッファ１３３にゲート信号が出力され、タイ
ミング信りＴＰの入力が有るか否かの判断が実行され、
否とｒ１断されるとステップＳ？に移る。ステップＳ２
の実行において、制御１回路１２からスリーステートバ
ッファ１３２ にゲート信号が出力され、電圧低下信号
の入力が成るか否かの判断が実行され、否と判断される
とステップＳ１に戻り、有りとｒ−断されると電源４の
電圧が事故によって低下しているかあるいは停電である
と判断されてステップＳ３に移る。ステップＳ３の実行
において、制御回路１２からゲート回路１４１，１４２
に出力されていたゲート開成信号がリセットされ、こ
の結果、ラインｆＬ７ とデータバスＤＢ間、印字バッ
ファＨＢと印字部間が開成され、さらに二次電池６から
ＣＰＵＩおよびメモリ２へ電力が供給される０次いでス
テップＳ４に移り、制御回路１２からスリーステートバ
ッファ１３＋ にゲート信号が出力され、電力低下信号
ＰＷがアドレス変換回路９に入力されている場合には、
アドレス変換回路９は現在実行中のアドレスの出力を前
記停電が回復して電力低下信号ＦＷの入力が無くなるま
で待機する。電ｖ！４の停電が回復して電力低下信号Ｆ
Ｗの入力が無くなるとステップＳ５に移り、ゲート回路
１４＋、１４２にゲート信号を出力してゲートを開成し
、さらに二次電池６からＣＰＵＩおよびメモリ２への′
電力の供給が停止されるなどの停電回復処理が行なわれ
る０次いでステップＳ６の実行に移り、印字部３におい
て記録紙に停電印字が行なわれ、この後ステップＳ１に
戻る。
前記ステップＳ１においてＣＰＵＩにタイミング信号Ｔ
Ｐの人力が有りと判断された場合にはステップＳ）に移
る。ステップＳ７ の実行において、記憶回路１０のＸ
レジスタに記憶された１行分の印字データとにレジスタ
に記憶されたタイミング信号ＴＰの計ａＶｉとを比較し
、一致している場合にはその印字デー、夕の印字部ｔを
示すデータを印字バッファＨＢに送出し、印字部３にお
いて所定のハンマが駆動されて記録紙上に印字される０
次いでステップＳ９に移り、Ｘレジスタの内容にｒｌＪ
が加算され、この加算結果かにレジスタに古き込まれる
０次いでステップＳ９の実行に移り、Ｘレジスタの計数
値が印字ドラムの一回転に相当するタイミング信号ＴＰ
の計数値「９」に達したか否かの判断が実行され、否と
判断されるとステップＳ１ に戻り、ＹＥＳと判断され
ると一行分の印字動作を終了する。
Ｐの人力が有りと判断された場合にはステップＳ）に移
る。ステップＳ７ の実行において、記憶回路１０のＸ
レジスタに記憶された１行分の印字データとにレジスタ
に記憶されたタイミング信号ＴＰの計ａＶｉとを比較し
、一致している場合にはその印字デー、夕の印字部ｔを
示すデータを印字バッファＨＢに送出し、印字部３にお
いて所定のハンマが駆動されて記録紙上に印字される０
次いでステップＳ９に移り、Ｘレジスタの内容にｒｌＪ
が加算され、この加算結果かにレジスタに古き込まれる
０次いでステップＳ９の実行に移り、Ｘレジスタの計数
値が印字ドラムの一回転に相当するタイミング信号ＴＰ
の計数値「９」に達したか否かの判断が実行され、否と
判断されるとステップＳ１ に戻り、ＹＥＳと判断され
ると一行分の印字動作を終了する。
以上のように、記憶回路１０のＸレジスタに印字データ
が記憶され、ステップＳｒ 、３１〜Ｓ９の印字動作が
順次実行されている途中において。
が記憶され、ステップＳｒ 、３１〜Ｓ９の印字動作が
順次実行されている途中において。
停電が生じた場合には、ステップＳ、−５４が実行され
た後、このステップＳ４で処理を中断してそのまま待機
しておく、そして停電が回復した後ステップＳ５．５６
が実行された後にステップＳ１．Ｓ７ ”Ｓ９の印字動
作が再開されるから、印字動作中の停電であっても停電
口８／後も続けて印字動作が実行されることになる。
た後、このステップＳ４で処理を中断してそのまま待機
しておく、そして停電が回復した後ステップＳ５．５６
が実行された後にステップＳ１．Ｓ７ ”Ｓ９の印字動
作が再開されるから、印字動作中の停電であっても停電
口８／後も続けて印字動作が実行されることになる。
以上説ＩＪ１シたようにこの発明によれば、電源の電圧
低下が検出された際、現在実行中のアドレスの出力を前
記電圧低下が回復されるまで待機するアドレス変換回路
、およびこのアドレス変換回路などに前記１［圧低下中
に電力を供給する二次電源とを備えたから、停電回復後
も停’＋Ｑ直前まで実行されていたデータ処理を続けて
行なうことかでさる。したがって、従来のように停電直
曲まで実行されていた一連の処理が停電回復後に再び実
行する必要がなくなり、処理時間の短縮が計れる。
低下が検出された際、現在実行中のアドレスの出力を前
記電圧低下が回復されるまで待機するアドレス変換回路
、およびこのアドレス変換回路などに前記１［圧低下中
に電力を供給する二次電源とを備えたから、停電回復後
も停’＋Ｑ直前まで実行されていたデータ処理を続けて
行なうことかでさる。したがって、従来のように停電直
曲まで実行されていた一連の処理が停電回復後に再び実
行する必要がなくなり、処理時間の短縮が計れる。
第１図はこの発ＩＪＩの一実施例を示す要部システム構
成図、第２図は同実施例のＣＰＵの詳細な回路構成図、
第３図は同実施例のフローチャートである。 ｌ・・・・・・ＣＰＵ、４・・・・・・電源、５・・・
・・・検出回路。 ６・・・・・・二次電池、９・・・・・・アドレス変換
回路、１２・・・・・・制御回路。 特許出願人 カシオ計算機株式会社 代ＰＰ人 ブｒ理士 町 １）俊 正 ４−２゜ 第１図 第３図
成図、第２図は同実施例のＣＰＵの詳細な回路構成図、
第３図は同実施例のフローチャートである。 ｌ・・・・・・ＣＰＵ、４・・・・・・電源、５・・・
・・・検出回路。 ６・・・・・・二次電池、９・・・・・・アドレス変換
回路、１２・・・・・・制御回路。 特許出願人 カシオ計算機株式会社 代ＰＰ人 ブｒ理士 町 １）俊 正 ４−２゜ 第１図 第３図
Claims (1)
- 一次電源から電力が供給されるプリンタと、前記一次電
源の電圧定価を検出して停電信号を出力する検出回路と
、前記プリンタからタイミング信号が入力される毎に印
字データに基づくハンマ駆動信号を出力し、前記プリン
タからのタイミング信号が入力されていない時に前記停
電信号の有無を検出するＣＰＵと、前記停電信号が検出
された際に、該停電信号が無くなるまで、停電信号の検
出を行う処理プログラムのアドレスを保持するアドレス
変換回路と、少なくとも前記停電信号が出力されている
期間中に、前記アドレス変換回路を含む前記ＣＰＵへ電
力を供給する二次電源とより成る停電処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237560A JPS6393023A (ja) | 1987-09-24 | 1987-09-24 | 停電処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237560A JPS6393023A (ja) | 1987-09-24 | 1987-09-24 | 停電処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6393023A true JPS6393023A (ja) | 1988-04-23 |
Family
ID=17017125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62237560A Pending JPS6393023A (ja) | 1987-09-24 | 1987-09-24 | 停電処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6393023A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919738A (ja) * | 1972-02-29 | 1974-02-21 | ||
| JPS5178953A (en) * | 1974-12-31 | 1976-07-09 | Fujitsu Ltd | Dengenshogaijini okeru shorihoshiki |
-
1987
- 1987-09-24 JP JP62237560A patent/JPS6393023A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919738A (ja) * | 1972-02-29 | 1974-02-21 | ||
| JPS5178953A (en) * | 1974-12-31 | 1976-07-09 | Fujitsu Ltd | Dengenshogaijini okeru shorihoshiki |
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