JPH03225529A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH03225529A JPH03225529A JP2060490A JP2060490A JPH03225529A JP H03225529 A JPH03225529 A JP H03225529A JP 2060490 A JP2060490 A JP 2060490A JP 2060490 A JP2060490 A JP 2060490A JP H03225529 A JPH03225529 A JP H03225529A
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- 239000000872 buffer Substances 0.000 abstract description 21
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- 238000000034 method Methods 0.000 description 8
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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- 230000006870 function Effects 0.000 description 2
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- 230000007246 mechanism Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
プログラム状況語（ＰＳＷ）の制御を改良したマイクロ
プロセッサに関し、 割込み処理やステータスレジスタを書換える命令をより
高速に実行することを目的とし、現在のプログラム状況
語を保持するステータスレジスタと、該ステータスレジ
スタの入力端に接続され、書き換えようとする新プログ
ラム状況語が供給されてこれを保持するレジスタと、該
レジスタの内容がデータ異常であるかどうかを判別する
データ異常検出回路と、該データ異常その他の例外が検
出された場合には、実行中の処理を取り消させて例外処
理ルーチンへ分岐させる例外制御手段とを有し、該ステ
ータスレジスタの内容を書き換える必要があり、かつ、
例外が発生せずに処理が正常終了する場合のみ、該レジ
スタの内容を該ステータスレジスタへ書込むように構成
する。
プロセッサに関し、 割込み処理やステータスレジスタを書換える命令をより
高速に実行することを目的とし、現在のプログラム状況
語を保持するステータスレジスタと、該ステータスレジ
スタの入力端に接続され、書き換えようとする新プログ
ラム状況語が供給されてこれを保持するレジスタと、該
レジスタの内容がデータ異常であるかどうかを判別する
データ異常検出回路と、該データ異常その他の例外が検
出された場合には、実行中の処理を取り消させて例外処
理ルーチンへ分岐させる例外制御手段とを有し、該ステ
ータスレジスタの内容を書き換える必要があり、かつ、
例外が発生せずに処理が正常終了する場合のみ、該レジ
スタの内容を該ステータスレジスタへ書込むように構成
する。
本発明は、プログラム状況語（ＰＳＷ）の制御を改良し
たマイクロプロセッサに関する。
たマイクロプロセッサに関する。
第５図はマイクロプロセッサ１０の割込み処理関係のハ
ードウェア構成を示す。 マイクロプロセッサ１０に内蔵されたメモリ管理ユニッ
ト１６、主記憶装置１２及び周辺入出力装置１４の間は
、デルタバス１８で接続されている。このメモリ管理ユ
ニッ）１６は、キャッンユメモリ、論理アドレスを実ア
ドレスに変換する機構、並びに、バスエラー、ページ不
在及びアドレス変換エラーを検出する回路を備えている
。 マイクロプロセッサ２０は、構成要素１６．２０〜４８
を備えており、以下のような処理を行う。 すなわち、プログラムカウンタ２０により指定されたア
ドレスの命令語が、主記憶装置１２からメモリ管理ユニ
ット１６を介し又はメモリ管理ユニット１６内のキャッ
シュメモリを介し、さらにパスバッファゲート２１を介
して命令デコーダ２２へ供給されると、この命令語を実
行するためのマイクロプログラムの先頭アドレスがセレ
クタ２４を介しマイクロプログラムＲＯＭ＆制御回路２
６へ供給され、マイクロプログラムＲＯＭ、！１ｙｌＪ
御回路２６から各種制御信号が出力されてこの命令語が
実行される。 方、Ｉ１０割込み要求が周辺入出力装置Ｉ４から割込み
・例外制御回路３０へ供給され、上記パスエラー ペー
ジ不在又はアドレス変換エラーなどの例外の検出信号が
メモリ管理ユニット１６から割込み・例外制御回路３０
へ供給される。また、データ異常検出回路３２によりス
テータスレジスタ３４の内容がデータ異常であるｂどう
かが判別され、データ異常が検出されると、ＰＳＷ書込
み指令が発せられているときにアンドゲート３６を介し
て割込み・例外制御回路３０へ例外処理要求が供給され
る。割込み・例外制御回路３０はこれらの要求に応じ、
セレクタ２４を介しマイクロプログラムＲＯＭ＆制御回
路２６へ、該当する処理の先頭アドレスを供給して、こ
の要求を実行させる。 ステータスレジスタ３４の書換えは、割込み処理ルーチ
ンや制御レジスタの転送命令（ＬＤＣ命令） リング
間遷移命令（ＪＲＮＧ命令）の実行に際に行われる。例
えば、割込みが発生してから割込み処理ルーチンへ分岐
するまでの間においては、マイクロプログラムＲＯＭ＆
制御回路２６に格納されたマイクロプログラムに基づき
、第６図に示すような動作が行われる。なお、マイクロ
プロセフ ′Ｉ＋１０の語長は３２ビツトであるとする
。 （６Ｑ）ステータスレジスタ３４の上位１６ビツト （
Ｐ ５ＷＨ）及び下位１６ ヒ−，） （Ｐ ５ＷＬ
）がそれぞれパスバッファゲート４６Ｈ１４６Ｌを介し
てレジスタファイル４４のデータテンポラリレジスタ４
４ａに書込まれる。 （６２）この書込み直後、主記憶装置１２に格納されて
いるＩＰｓＷ（新プログラム状況語）がメモリ管理ユニ
ット１６、パスバッファゲート４８を介しステータスレ
ジスタ３４に書込まれる。 ステータスレジスタ３４のＰＳＷＨの内容に応じて、ス
タックポインタ群３８を構成するスタックポインタＳＰ
Ａ、ＳＰＯ〜ＳＰ３のいずれかがセレクタ４０で選択さ
れることにより、スタックポインタが切り換えられる。 この切り換えと並行して、ステータスレジスタ３４の内
容がデータ異常検出回路３２へ供給され、この内容がデ
ータ異常であるかどうかが判別される。 （６４）データ異常が検出されなければ、（６６）ステ
ップ６２で切り換えられたスタックポインタを用い、デ
ータテンポラリレジスタ４４ａ及びプログラムカウンタ
２０の内容をメモリ管理ユニット１６を介し主記憶装置
１２ヘプツシユダウンする。 次に、割込み処理ルーチンへ分岐する。 ステップ６４でデータ異常が検出された場合には、正常
な割込み処理を行うことができないので、（６８）デー
タテンポラリレジスタ４４ａの内容をステータスレジス
タ３４へ戻して、ステータスレジスタ３４の内容を割込
み前の状態に修復する。 次に、アンドゲート３６から割込み・例外制御回路３０
へ供給される例外処理要求に基づき、異常処理ルーチン
へ分岐する。この異常処理は、例えば、ＰＳＷデータ異
常のメツセージを出力して、プログラムの実行を停止さ
せる処理である。 また、リング間遷移命令（ＪＲＮＧ命令）では、ステー
タスレジスタ３４のＲＮＧ （リングレベル）を新ＲＮ
Ｇに書換えた後、テンポラリレジスタ４４ａに逝避した
旧ステータスレジスタの内容やプログラムカウンタ（Ｐ
Ｃ）の内容を主記憶装置１２に転送する処理を行うが、
その際にメモリ管理ユニット１６で例外を検出した場合
にも、ステータスレジスタ３４の内容をＪＲＮＧ命令実
行前の状態に修復する必要がある。 なあ、図中、３１はアドレス計算部、３３は演算部、３
５〜４１はパスバッファゲートである。
ードウェア構成を示す。 マイクロプロセッサ１０に内蔵されたメモリ管理ユニッ
ト１６、主記憶装置１２及び周辺入出力装置１４の間は
、デルタバス１８で接続されている。このメモリ管理ユ
ニッ）１６は、キャッンユメモリ、論理アドレスを実ア
ドレスに変換する機構、並びに、バスエラー、ページ不
在及びアドレス変換エラーを検出する回路を備えている
。 マイクロプロセッサ２０は、構成要素１６．２０〜４８
を備えており、以下のような処理を行う。 すなわち、プログラムカウンタ２０により指定されたア
ドレスの命令語が、主記憶装置１２からメモリ管理ユニ
ット１６を介し又はメモリ管理ユニット１６内のキャッ
シュメモリを介し、さらにパスバッファゲート２１を介
して命令デコーダ２２へ供給されると、この命令語を実
行するためのマイクロプログラムの先頭アドレスがセレ
クタ２４を介しマイクロプログラムＲＯＭ＆制御回路２
６へ供給され、マイクロプログラムＲＯＭ、！１ｙｌＪ
御回路２６から各種制御信号が出力されてこの命令語が
実行される。 方、Ｉ１０割込み要求が周辺入出力装置Ｉ４から割込み
・例外制御回路３０へ供給され、上記パスエラー ペー
ジ不在又はアドレス変換エラーなどの例外の検出信号が
メモリ管理ユニット１６から割込み・例外制御回路３０
へ供給される。また、データ異常検出回路３２によりス
テータスレジスタ３４の内容がデータ異常であるｂどう
かが判別され、データ異常が検出されると、ＰＳＷ書込
み指令が発せられているときにアンドゲート３６を介し
て割込み・例外制御回路３０へ例外処理要求が供給され
る。割込み・例外制御回路３０はこれらの要求に応じ、
セレクタ２４を介しマイクロプログラムＲＯＭ＆制御回
路２６へ、該当する処理の先頭アドレスを供給して、こ
の要求を実行させる。 ステータスレジスタ３４の書換えは、割込み処理ルーチ
ンや制御レジスタの転送命令（ＬＤＣ命令） リング
間遷移命令（ＪＲＮＧ命令）の実行に際に行われる。例
えば、割込みが発生してから割込み処理ルーチンへ分岐
するまでの間においては、マイクロプログラムＲＯＭ＆
制御回路２６に格納されたマイクロプログラムに基づき
、第６図に示すような動作が行われる。なお、マイクロ
プロセフ ′Ｉ＋１０の語長は３２ビツトであるとする
。 （６Ｑ）ステータスレジスタ３４の上位１６ビツト （
Ｐ ５ＷＨ）及び下位１６ ヒ−，） （Ｐ ５ＷＬ
）がそれぞれパスバッファゲート４６Ｈ１４６Ｌを介し
てレジスタファイル４４のデータテンポラリレジスタ４
４ａに書込まれる。 （６２）この書込み直後、主記憶装置１２に格納されて
いるＩＰｓＷ（新プログラム状況語）がメモリ管理ユニ
ット１６、パスバッファゲート４８を介しステータスレ
ジスタ３４に書込まれる。 ステータスレジスタ３４のＰＳＷＨの内容に応じて、ス
タックポインタ群３８を構成するスタックポインタＳＰ
Ａ、ＳＰＯ〜ＳＰ３のいずれかがセレクタ４０で選択さ
れることにより、スタックポインタが切り換えられる。 この切り換えと並行して、ステータスレジスタ３４の内
容がデータ異常検出回路３２へ供給され、この内容がデ
ータ異常であるかどうかが判別される。 （６４）データ異常が検出されなければ、（６６）ステ
ップ６２で切り換えられたスタックポインタを用い、デ
ータテンポラリレジスタ４４ａ及びプログラムカウンタ
２０の内容をメモリ管理ユニット１６を介し主記憶装置
１２ヘプツシユダウンする。 次に、割込み処理ルーチンへ分岐する。 ステップ６４でデータ異常が検出された場合には、正常
な割込み処理を行うことができないので、（６８）デー
タテンポラリレジスタ４４ａの内容をステータスレジス
タ３４へ戻して、ステータスレジスタ３４の内容を割込
み前の状態に修復する。 次に、アンドゲート３６から割込み・例外制御回路３０
へ供給される例外処理要求に基づき、異常処理ルーチン
へ分岐する。この異常処理は、例えば、ＰＳＷデータ異
常のメツセージを出力して、プログラムの実行を停止さ
せる処理である。 また、リング間遷移命令（ＪＲＮＧ命令）では、ステー
タスレジスタ３４のＲＮＧ （リングレベル）を新ＲＮ
Ｇに書換えた後、テンポラリレジスタ４４ａに逝避した
旧ステータスレジスタの内容やプログラムカウンタ（Ｐ
Ｃ）の内容を主記憶装置１２に転送する処理を行うが、
その際にメモリ管理ユニット１６で例外を検出した場合
にも、ステータスレジスタ３４の内容をＪＲＮＧ命令実
行前の状態に修復する必要がある。 なあ、図中、３１はアドレス計算部、３３は演算部、３
５〜４１はパスバッファゲートである。
上記の如く、ステータスレジスタ３４の内容を書換える
場合において、ステータスレジスタ３４の内容をデータ
テンポラリレジスタ４４ａへ一旦保持した後、データ異
常等の例外が検出されると、この保持内容を再度ステー
タスレジスタ３４に戻すという修復処理を行わなければ
ならない為、割詰みが発生してから異常処理を行うまで
の間の処理時間が長くなる。 本発明の目的は、このような問題点に鑑み、割込み処理
をより高速に行うことが可能なマイクロプロセッサを提
供することにある。
場合において、ステータスレジスタ３４の内容をデータ
テンポラリレジスタ４４ａへ一旦保持した後、データ異
常等の例外が検出されると、この保持内容を再度ステー
タスレジスタ３４に戻すという修復処理を行わなければ
ならない為、割詰みが発生してから異常処理を行うまで
の間の処理時間が長くなる。 本発明の目的は、このような問題点に鑑み、割込み処理
をより高速に行うことが可能なマイクロプロセッサを提
供することにある。
第１図は、本発明に係るマイクロプロセッサの原理構成
を示す。このマイクロプロセッサは、例えば内蔵ＲＯＭ
Ｉに格納されたマイクロプログラムに基づいて動作する 図中、２はデータレジスタであり、現在のプログラム状
況語（ＰＳＷ）を保持する。 ３はレジスタであり、ステータスレジスタ２０入力側に
接続され、書き換えようとする新ＰＳＷが供給されてこ
れを保持する。 ４はデータ異常検出回路であり、レジスタ３の内容がデ
ータ異常であるかどうかを判別する。 ５は例外制御手段であり、該データ異常その他の例外が
検出された場合には、実行中の処理を取り消して例外処
理ルーチンへ分岐させる。 このようなマイクロプロセッサは、割込み又は特定命令
の実行によりステータスレジスタ２の内容を書換える必
要があり、かつ、例外が発生せずに処理が正常終了する
場合のみ、レジスタ３の内容（新ＰＳＷ）をステータス
レジスタ２へ書込む。
を示す。このマイクロプロセッサは、例えば内蔵ＲＯＭ
Ｉに格納されたマイクロプログラムに基づいて動作する 図中、２はデータレジスタであり、現在のプログラム状
況語（ＰＳＷ）を保持する。 ３はレジスタであり、ステータスレジスタ２０入力側に
接続され、書き換えようとする新ＰＳＷが供給されてこ
れを保持する。 ４はデータ異常検出回路であり、レジスタ３の内容がデ
ータ異常であるかどうかを判別する。 ５は例外制御手段であり、該データ異常その他の例外が
検出された場合には、実行中の処理を取り消して例外処
理ルーチンへ分岐させる。 このようなマイクロプロセッサは、割込み又は特定命令
の実行によりステータスレジスタ２の内容を書換える必
要があり、かつ、例外が発生せずに処理が正常終了する
場合のみ、レジスタ３の内容（新ＰＳＷ）をステータス
レジスタ２へ書込む。
データバッファレジスタ３に新ＰＳＷが書込まれた段階
でその内容がデータ異常であるかどうかが判別され、デ
ータ異常その他の例外が検出された場合には、ステータ
スレジスタ２の内容が書換えられないので、従来のよう
な修復処理を行なう必要がない。 したがって、割込み処理やステータスレジスタを書換え
る命令をより高速に実行することができる。
でその内容がデータ異常であるかどうかが判別され、デ
ータ異常その他の例外が検出された場合には、ステータ
スレジスタ２の内容が書換えられないので、従来のよう
な修復処理を行なう必要がない。 したがって、割込み処理やステータスレジスタを書換え
る命令をより高速に実行することができる。
以下、図面に基づいて本発明の一実施例を説明する。
第２図はマイクロプロセッサ１ｏの割込み処理関係のハ
ードウェア構成を示す。第５図と同一構成要素には同一
符号を付してその説明を省略する。 本実施例のハードウェア構成の第１の特徴は、パスバッ
ファゲート４８とステータスレジスタ３４との間にデー
タバッファレジスタ５ｏを接続し、かつ、データバッフ
ァレジスタ５０の内容をデータ異常検出回路３２へ供給
してそのデータ異常を検出している点である。この構成
により、書き換えようとする新ＰＳＷ（新プログラム状
況語）がデータバッファレジスタ５０へ書込まれた段階
で、その内容がデータ異常であるかどうかが検出される
。このデータバッファレジスタ５０は、ステータスレジ
スタ３４と同一構成であり、ステータスレジスタ３４の
ＰＳＷＨに対応した上位１６ビツトのＤＢＨとステータ
スレジスタ３４０ＰＳＷＬに対応した下位１６ビツトの
ＤＢＬとからなる。 データ異常検出回路３２からのデータ異常検出信号（高
レベル）及びデータバッファレジスタ５０への書込み指
令（高レベル）は、アンドゲート３６へ供給される。し
たがって、この書込指令が行われている間にデータ異常
検出回路３２からデータ異常検出信号が出力されると、
これがアンドゲート３６を通って割込み・例外制御回路
３０へ例外処理要求が供給される。 ここで、ステータスレジスタ３４のビット割付けの概略
は、第４図に示す如くなっている。 すなわち、ＰＳＷＨは、１ビツトのスタックモードＳＭ
、２ビットのリングレベルＲＮＧ、アドレス変換モード
ＡＴ及び割込みマスクを備えており、ＰＳＷＬは、条件
フラグを備えている。ＰＳＷ Ｈは、リングレベル０に
おいて、Ｏ８のみが書換え可能となっているのに対し、
ＰＳＷＬは、ユーザプログラムにより書換え可能となっ
ている。 ＰＳＷＬは、例えば、条件フラグを初期設定する場合に
書換えられる。 ステータスレジスタ３４のデータ異常とは、例えば、ス
タックモードＳＭが０のときはリングレベルＲＮＧが０
でないといけないのにリングレベルＲＮＧを１〜３のい
ずれかに設定したり、未使用領域の全ビットが全て０に
なってない場合等である。この未使用領域は、将来、ハ
ードウェアの機能追加により使用される。未使用領域の
何れかのビットを１にしてお（と、該機能追加前のプロ
グラムを該機能追加後に走らせた場合には異常動作する
ので、これを回避するため、未使用部分が全て０でなけ
ればデータ異常と判定する。 本実施例のハードウェア構成の第２の特徴は、ステータ
スレジスタ３４のＰＳＷＨのスタックモードＳＭ及びリ
ングレベルＲＮＧをセレクタ５２へ供給し、これに対応
したデータバッファレジスタ５０のＤＢＨのデータもセ
レクタ５２へ供給し、割り込み・例外処理を示す信号及
びＪＲＮＧ命令を示す信号が供給されるオアゲート４２
の出力が高レベルのときに、ＤＢＨのスタックモードＳ
Ｍ及びリングレベルＲＮＧを選択してこれらをセレクタ
４０へ供給し、オアゲート４２の出力が低レベルのとき
に、ＰＳＷＨのスタックモードＳＭ及びリングレベルＲ
ＮＧを選択してこれらをセレクタ４０へ供給している点
である。 セレクタ４０は、スタックポインタＳＰΔ、ＳＰＯ〜Ｓ
Ｐ３からなるスタックポインタ群３８のうち、リングレ
ベルＲＮＧが０の場合には、スタックモードＳＭが００
ときスタックポインタ５ＰＡ（割込み用）を選択し１．
スタックモードＳＭが１のききスタックポインタＳＰＯ
（割込み以外用）を選択し、リングレベルＲＮＧがｉ
（ｉ＝１〜３）の場合には、スタックポインタＳＰｉ
を選択して、アドレス計算部に転送する。 次に、割込みが発生してから割込み処理ルーチンへ分岐
するまでの間の動作を説明する。この動作は、マイクロ
プログラムＲＯＭ＆制御回路２６に格納されたマイクロ
プログラムに基づき、第３図に示す如く行われる。 （７０）ステータスレジスタ３４の上位１６ビツト（Ｐ
ＳＷＨ）及び下位１６ビツト（ＰＳＷＬ）がそれぞれパ
スバッフアゲ−）４６Ｈ，４６Ｌを介してレジスタファ
イル４４のデータテンポラリレジスタ４４ｇに書込まれ
る。これと並行して、ＤＢ書込み指令に応じ、主記憶装
置１２に格納されている新ＰＳＷがメモリ管理ユニット
１６、パスバッファゲート４８を介しデータバッファレ
ジスタ５０に書込まれる。この書込み直後、データバッ
ファレジスタ５０のＤＢＨのスタックモードＳＭ及びリ
ングレベルＲＮＧに応じて、スタックポインタ群３８の
スタックポインタＳＰＡ、ＳＰＯ〜ＳＰ３のいずれかが
セレクタ４０で選択されることにより、スタックポイン
タが切り換えられる。また、この切り換えと並行して、
データバッファレジスタ５０の内容がデータ異常検出回
路３２へ供給されて、この内容がデータ異常であるかど
うかが判別される。 （７２）データ異常が検出されなければ、（７４）アン
ドゲート５４を介しステータスレジスタ３４の書込み制
御端子に供給されるＰＳＷ書込み指令に応じて、データ
バッファレジスタ５０の内容がステータスレジスタ３４
に書込まれる。 また、これと並行して、ステップ７０で切り換えられた
スタックポインタを用い、データテンポラリレジスタ４
４ａ及びプログラムカウンタ２０の内容がメモリ管理ユ
ニット１６を介し主記憶装置１２ヘプツシユダウンされ
る。 次に、割込み処理ルーチンへ分岐する。 ステップ７２でデータ異常が検出された場合には、正常
な割込み処理を行うことができないので、アンドゲート
３６から割込み・例外制御回路３０へ供給される例外処
理要求に基づき、異常処理ルーチンへ分岐する。この際
、アンドゲート５４が閉じているので、ステータスレジ
スタ３４の内容は書き換えられない。 したがって、従来のような修復処理を何ら行なう必要が
無い。
ードウェア構成を示す。第５図と同一構成要素には同一
符号を付してその説明を省略する。 本実施例のハードウェア構成の第１の特徴は、パスバッ
ファゲート４８とステータスレジスタ３４との間にデー
タバッファレジスタ５ｏを接続し、かつ、データバッフ
ァレジスタ５０の内容をデータ異常検出回路３２へ供給
してそのデータ異常を検出している点である。この構成
により、書き換えようとする新ＰＳＷ（新プログラム状
況語）がデータバッファレジスタ５０へ書込まれた段階
で、その内容がデータ異常であるかどうかが検出される
。このデータバッファレジスタ５０は、ステータスレジ
スタ３４と同一構成であり、ステータスレジスタ３４の
ＰＳＷＨに対応した上位１６ビツトのＤＢＨとステータ
スレジスタ３４０ＰＳＷＬに対応した下位１６ビツトの
ＤＢＬとからなる。 データ異常検出回路３２からのデータ異常検出信号（高
レベル）及びデータバッファレジスタ５０への書込み指
令（高レベル）は、アンドゲート３６へ供給される。し
たがって、この書込指令が行われている間にデータ異常
検出回路３２からデータ異常検出信号が出力されると、
これがアンドゲート３６を通って割込み・例外制御回路
３０へ例外処理要求が供給される。 ここで、ステータスレジスタ３４のビット割付けの概略
は、第４図に示す如くなっている。 すなわち、ＰＳＷＨは、１ビツトのスタックモードＳＭ
、２ビットのリングレベルＲＮＧ、アドレス変換モード
ＡＴ及び割込みマスクを備えており、ＰＳＷＬは、条件
フラグを備えている。ＰＳＷ Ｈは、リングレベル０に
おいて、Ｏ８のみが書換え可能となっているのに対し、
ＰＳＷＬは、ユーザプログラムにより書換え可能となっ
ている。 ＰＳＷＬは、例えば、条件フラグを初期設定する場合に
書換えられる。 ステータスレジスタ３４のデータ異常とは、例えば、ス
タックモードＳＭが０のときはリングレベルＲＮＧが０
でないといけないのにリングレベルＲＮＧを１〜３のい
ずれかに設定したり、未使用領域の全ビットが全て０に
なってない場合等である。この未使用領域は、将来、ハ
ードウェアの機能追加により使用される。未使用領域の
何れかのビットを１にしてお（と、該機能追加前のプロ
グラムを該機能追加後に走らせた場合には異常動作する
ので、これを回避するため、未使用部分が全て０でなけ
ればデータ異常と判定する。 本実施例のハードウェア構成の第２の特徴は、ステータ
スレジスタ３４のＰＳＷＨのスタックモードＳＭ及びリ
ングレベルＲＮＧをセレクタ５２へ供給し、これに対応
したデータバッファレジスタ５０のＤＢＨのデータもセ
レクタ５２へ供給し、割り込み・例外処理を示す信号及
びＪＲＮＧ命令を示す信号が供給されるオアゲート４２
の出力が高レベルのときに、ＤＢＨのスタックモードＳ
Ｍ及びリングレベルＲＮＧを選択してこれらをセレクタ
４０へ供給し、オアゲート４２の出力が低レベルのとき
に、ＰＳＷＨのスタックモードＳＭ及びリングレベルＲ
ＮＧを選択してこれらをセレクタ４０へ供給している点
である。 セレクタ４０は、スタックポインタＳＰΔ、ＳＰＯ〜Ｓ
Ｐ３からなるスタックポインタ群３８のうち、リングレ
ベルＲＮＧが０の場合には、スタックモードＳＭが００
ときスタックポインタ５ＰＡ（割込み用）を選択し１．
スタックモードＳＭが１のききスタックポインタＳＰＯ
（割込み以外用）を選択し、リングレベルＲＮＧがｉ
（ｉ＝１〜３）の場合には、スタックポインタＳＰｉ
を選択して、アドレス計算部に転送する。 次に、割込みが発生してから割込み処理ルーチンへ分岐
するまでの間の動作を説明する。この動作は、マイクロ
プログラムＲＯＭ＆制御回路２６に格納されたマイクロ
プログラムに基づき、第３図に示す如く行われる。 （７０）ステータスレジスタ３４の上位１６ビツト（Ｐ
ＳＷＨ）及び下位１６ビツト（ＰＳＷＬ）がそれぞれパ
スバッフアゲ−）４６Ｈ，４６Ｌを介してレジスタファ
イル４４のデータテンポラリレジスタ４４ｇに書込まれ
る。これと並行して、ＤＢ書込み指令に応じ、主記憶装
置１２に格納されている新ＰＳＷがメモリ管理ユニット
１６、パスバッファゲート４８を介しデータバッファレ
ジスタ５０に書込まれる。この書込み直後、データバッ
ファレジスタ５０のＤＢＨのスタックモードＳＭ及びリ
ングレベルＲＮＧに応じて、スタックポインタ群３８の
スタックポインタＳＰＡ、ＳＰＯ〜ＳＰ３のいずれかが
セレクタ４０で選択されることにより、スタックポイン
タが切り換えられる。また、この切り換えと並行して、
データバッファレジスタ５０の内容がデータ異常検出回
路３２へ供給されて、この内容がデータ異常であるかど
うかが判別される。 （７２）データ異常が検出されなければ、（７４）アン
ドゲート５４を介しステータスレジスタ３４の書込み制
御端子に供給されるＰＳＷ書込み指令に応じて、データ
バッファレジスタ５０の内容がステータスレジスタ３４
に書込まれる。 また、これと並行して、ステップ７０で切り換えられた
スタックポインタを用い、データテンポラリレジスタ４
４ａ及びプログラムカウンタ２０の内容がメモリ管理ユ
ニット１６を介し主記憶装置１２ヘプツシユダウンされ
る。 次に、割込み処理ルーチンへ分岐する。 ステップ７２でデータ異常が検出された場合には、正常
な割込み処理を行うことができないので、アンドゲート
３６から割込み・例外制御回路３０へ供給される例外処
理要求に基づき、異常処理ルーチンへ分岐する。この際
、アンドゲート５４が閉じているので、ステータスレジ
スタ３４の内容は書き換えられない。 したがって、従来のような修復処理を何ら行なう必要が
無い。
以上説明した如く、本発明に係るマイクロプロセッサに
よれば、新たに設けたレジスタに新ＰＳＷが書込まれた
段階でその内容がデータ異常であるかどうかが判別され
、データ異常その他の例外が検出された場合には、ステ
ータスレジスタの内容が書換えられないので、従来のよ
うな修復処理を行なう必要がなく、したがって、割込み
処理やステータスレジスタを書換える命令をより高速に
実行することができるという優れた効果を奏する。
よれば、新たに設けたレジスタに新ＰＳＷが書込まれた
段階でその内容がデータ異常であるかどうかが判別され
、データ異常その他の例外が検出された場合には、ステ
ータスレジスタの内容が書換えられないので、従来のよ
うな修復処理を行なう必要がなく、したがって、割込み
処理やステータスレジスタを書換える命令をより高速に
実行することができるという優れた効果を奏する。
第１図は本発明に係るマイクロプロセッサの原理構成を
示すブロック図である。 第２図乃至第４図は本発明の一実施例に係り、第２図は
マイクロプロセッサの割込み処理関係のハードウェア構
成を示すブロック図、第３図は割込み処理ルーチンへ遷
移する際のマイクロプログラムによる処理手順を示すフ
ローチャート、 第４図はステータスレジスタのビット割付は概略図であ
る。 第５図及び第６図は従来例に係り、 第５図は第２図に対応した割込み処理関係のハードウェ
ア構成を示すブロック図、 第６図は第３図に対応したマイクロプログラムの処理手
順を示すフローチャートである。 図中、 １０はマイクロプロセッサ ２６はマイクロプログラムＲＯＭ＆制御回路３０は割込
み・例外制御回路 ３２はデータ異常検出回路 ３４はステータスレジスタ ３８はスタックポインタ群 ４４ａはデータテンポラリレジスタ ５０はデータバッファレジスタ 第１ 図 割込み処理ルーチンへ遷移する際のマイクロプログラム
第３図 ステータスレジスタのビット割付は概略第４図 第６図
示すブロック図である。 第２図乃至第４図は本発明の一実施例に係り、第２図は
マイクロプロセッサの割込み処理関係のハードウェア構
成を示すブロック図、第３図は割込み処理ルーチンへ遷
移する際のマイクロプログラムによる処理手順を示すフ
ローチャート、 第４図はステータスレジスタのビット割付は概略図であ
る。 第５図及び第６図は従来例に係り、 第５図は第２図に対応した割込み処理関係のハードウェ
ア構成を示すブロック図、 第６図は第３図に対応したマイクロプログラムの処理手
順を示すフローチャートである。 図中、 １０はマイクロプロセッサ ２６はマイクロプログラムＲＯＭ＆制御回路３０は割込
み・例外制御回路 ３２はデータ異常検出回路 ３４はステータスレジスタ ３８はスタックポインタ群 ４４ａはデータテンポラリレジスタ ５０はデータバッファレジスタ 第１ 図 割込み処理ルーチンへ遷移する際のマイクロプログラム
第３図 ステータスレジスタのビット割付は概略第４図 第６図
Claims (1)
- 【特許請求の範囲】 現在のプログラム状況語を保持するステータスレジスタ
（２）と、 該ステータスレジスタの入力側に接続され、書き換えよ
うとする新プログラム状況語が供給されてこれを保持す
るレジスタ（３）と、 該レジスタ（３）の内容がデータ異常であるかどうかを
判別するデータ異常検出回路（４）と、該データ異常そ
の他の例外が検出された場合には、実行中の処理を取り
消させて例外処理ルーチンへ分岐させる例外制御手段（
５）とを有し、該ステータスレジスタ（２）の内容を書
き換える必要があり、かつ、例外が発生せずに処理が正
常終了する場合のみ、該レジスタ（３）の内容を該ステ
ータスレジスタ（２）へ書込むことを特徴とするマイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060490A JPH0833825B2 (ja) | 1990-01-31 | 1990-01-31 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060490A JPH0833825B2 (ja) | 1990-01-31 | 1990-01-31 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225529A true JPH03225529A (ja) | 1991-10-04 |
| JPH0833825B2 JPH0833825B2 (ja) | 1996-03-29 |
Family
ID=12031874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2060490A Expired - Lifetime JPH0833825B2 (ja) | 1990-01-31 | 1990-01-31 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833825B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038197A (ja) * | 2010-08-10 | 2012-02-23 | Fujitsu Ltd | 情報処理装置および割込み制御プログラム |
-
1990
- 1990-01-31 JP JP2060490A patent/JPH0833825B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012038197A (ja) * | 2010-08-10 | 2012-02-23 | Fujitsu Ltd | 情報処理装置および割込み制御プログラム |
| US9009422B2 (en) | 2010-08-10 | 2015-04-14 | Fujitsu Limited | Information processing apparatus and interrupt control method |
| US9069742B1 (en) | 2010-08-10 | 2015-06-30 | Fujitsu Limited | Information processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0833825B2 (ja) | 1996-03-29 |
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