JPS6384048A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPS6384048A JPS6384048A JP22797486A JP22797486A JPS6384048A JP S6384048 A JPS6384048 A JP S6384048A JP 22797486 A JP22797486 A JP 22797486A JP 22797486 A JP22797486 A JP 22797486A JP S6384048 A JPS6384048 A JP S6384048A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- resist
- aluminum
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012212 insulator Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 abstract description 6
- WNROFYMDJYEPJX-UHFFFAOYSA-K aluminium hydroxide Chemical compound [OH-].[OH-].[OH-].[Al+3] WNROFYMDJYEPJX-UHFFFAOYSA-K 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 4
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 4
- 239000000377 silicon dioxide Substances 0.000 abstract description 4
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 4
- 229910052682 stishovite Inorganic materials 0.000 abstract description 4
- 229910052905 tridymite Inorganic materials 0.000 abstract description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 3
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 2
- 229910021502 aluminium hydroxide Inorganic materials 0.000 abstract 2
- 229910052593 corundum Inorganic materials 0.000 abstract 2
- 229910001679 gibbsite Inorganic materials 0.000 abstract 2
- 229910001845 yogo sapphire Inorganic materials 0.000 abstract 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 18
- 238000000034 method Methods 0.000 description 16
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- -1 argon ions Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical class C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
この発明は、半導体装置の製造方法に関するもので、特
に配線の形成に係わる。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention (Industrial Application Field) The present invention relates to a method for manufacturing a semiconductor device, and particularly relates to the formation of wiring.
(従来の技術)
一般に、半導体装置における配線工程は、例えば第2図
(a)〜(f)に示すようにして行われる。まず、半導
体基板11上に絶縁g!12を形成しく(a)図)、こ
の絶縁1!112上に配線となる導電性膜13を形成す
る((b)図)。次に、この導電性膜13上にレジスト
14を塗布し、写真蝕刻法により上記レジストを選択的
に除去して所定のレジストパターン141 、142を
形成する((C)図)。(Prior Art) Generally, a wiring process in a semiconductor device is performed as shown in FIGS. 2(a) to 2(f), for example. First, an insulating g! A conductive film 13, which will become a wiring, is formed on the insulator 1!112 (FIG. (B)). Next, a resist 14 is applied onto the conductive film 13, and the resist is selectively removed by photolithography to form predetermined resist patterns 141 and 142 (FIG. 1C).
その後、上記パターニングされたレジスト141゜14
2をマスクとして上記導電性wA13を選択的に除去し
、配線パターン13. 、132を形成する((d)図
)。次に、上記レジストパターン141 、142を除
去する((e)図)。そして、最後に上記形成した配線
パターン131 、132上に絶縁膜15を形成する(
(f)図)。After that, the patterned resist 141°14
2 as a mask, the conductive wA13 is selectively removed, and the wiring pattern 13. , 132 (Figure (d)). Next, the resist patterns 141 and 142 are removed (see (e)). Finally, an insulating film 15 is formed on the wiring patterns 131 and 132 formed above (
(f) Figure).
ところで、現在上記導電性l113(配線材料)として
は、アルミニウムが一般に広く用いられている。そして
、このアルミニウムを微細加工する場合には、反応性イ
オンエツチング法を用いている。By the way, aluminum is currently widely used as the conductive l113 (wiring material). When this aluminum is microfabricated, a reactive ion etching method is used.
しかし、この際エツチングガスとして塩化メタン(CH
4rLC(In n−1〜4)等の塩素系ガスを用い
るため、エツチング後に残存された微員の塩化物イオン
が上記配線材料であるアルミニウムを腐蝕させ、長期間
の使用中に配線が断線するという問題がある。このため
、半導体装置の信頼性が低下する。However, at this time, chlorinated methane (CH
Since a chlorine-based gas such as 4rLC (In n-1 to 4) is used, a small number of chloride ions remaining after etching corrode the aluminum, which is the wiring material, and the wiring will break during long-term use. There is a problem. Therefore, the reliability of the semiconductor device decreases.
また、第2図(f)に示したように、配線パターン13
1 、132上の絶縁膜15は、下の配線パターンの凹
凸を反映して平坦性が著しく悪い。このため、上記絶縁
1!115上に第2層目の配線パターンを形成する場合
には、段差部で配線が断線するという問題が生ずる。こ
のような欠点を除去するためには、上記(f)図の工程
の後に、上記絶縁[115を平坦化するためにエッチバ
ック法、あるいはシラノール(Si(OH)4)を用い
た5OG(Spin Qn Glass)等による平坦
化工程が必要となる。このため、製造工程が複雑化し、
歩留りも低下するという欠点がある。Further, as shown in FIG. 2(f), the wiring pattern 13
The insulating film 15 on 1 and 132 has extremely poor flatness reflecting the unevenness of the underlying wiring pattern. Therefore, when a second layer wiring pattern is formed on the insulation 1!115, a problem arises in that the wiring is disconnected at the stepped portion. In order to eliminate such defects, after the step shown in FIG. A planarization process using Qn Glass) or the like is required. This makes the manufacturing process more complicated and
There is a drawback that the yield is also reduced.
(発明が解決しようとする問題点)
上述したように、従来の半導体装置の製造方法では、エ
ツチング時に残存された塩化物により配線材料が腐蝕さ
れ配線が断線する欠点がある。(Problems to be Solved by the Invention) As described above, the conventional method of manufacturing a semiconductor device has the drawback that the wiring material is corroded by chloride left during etching, resulting in disconnection of the wiring.
また、多層配線を行なう場合には配線パターンの段差部
で配線が断線し易く、断線を防止するためには平坦化工
程を施す必要があり、製造工程が複雑化するとともに歩
留りが低下する欠点がある。In addition, when performing multilayer wiring, the wiring is likely to break at the step part of the wiring pattern, and a flattening process is required to prevent the breakage, which has the disadvantage of complicating the manufacturing process and lowering the yield. be.
この発明は、上記のような事情に鑑みて成されたもので
、その目的とするところは、エツチング時に残存された
塩化物による断線の心配がなく、平坦化工程を施すこと
なく多層配線時に生ずる断線をも防止でき、高信頼性で
且つ製造工程の簡単化が図れ、歩留りも高い半導体装置
の製造方法を提供することである。This invention was made in view of the above-mentioned circumstances, and its purpose is to eliminate the risk of wire breakage caused by chloride remaining during etching, and to eliminate the risk of wire breakage that occurs during multilayer wiring without performing a planarization process. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can prevent wire breakage, has high reliability, simplifies the manufacturing process, and has a high yield.
[発明の構成]
(問題点を解決するための手段と作用)この発明におい
ては、上記の目的を達成するために、半導体基板上に絶
縁膜を形成し、この絶縁膜上に配線となる導電性膜を形
成した後、上記導電性膜上にレジストで配線パターンを
形成し、このレジストをマスクとして上記導電性膜中に
イオン注入を行ない、導電性膜のうち配線とならない部
分を非晶質化する。そして、上記レジストを除去した後
、上記導電性膜の非晶質化した部分を絶縁物に変える。[Structure of the Invention] (Means and Effects for Solving the Problems) In order to achieve the above object, in this invention, an insulating film is formed on a semiconductor substrate, and a conductive film serving as wiring is formed on the insulating film. After forming the conductive film, a wiring pattern is formed using a resist on the conductive film, and using this resist as a mask, ions are implanted into the conductive film to form an amorphous part of the conductive film that will not become a wiring. become After removing the resist, the amorphous portion of the conductive film is converted into an insulator.
これによって、上記導電性膜を導電性のある部分(配線
パターン)と絶縁物部分とに分けることができ、各配線
パターンを電気的に分離できる。しかも、同一平面上に
配線部分と絶縁物部分とを形成しているので配線パター
ンによる凹凸が形成されず、この上に絶縁物を介して2
層目の配線パターンを形成すれば平坦化工程は不要であ
り、製造工程を簡単化できる。Thereby, the conductive film can be divided into a conductive part (wiring pattern) and an insulating part, and each wiring pattern can be electrically isolated. Moreover, since the wiring part and the insulator part are formed on the same plane, unevenness due to the wiring pattern is not formed, and the two
If a layered wiring pattern is formed, a planarization process is not necessary, and the manufacturing process can be simplified.
(実施例)
以下、この発明の一実流例について図面を参照して説明
する。第1図(a)〜(f)は、半導体装置の配線工程
に着目して示している。まず、半導体基板16上に第1
の絶縁膜としてSiO2膜17膜化7的気相成長法によ
り例えば3000人のg4厚に堆積形成する((a)図
)。次に、上記5iO21117上に導電性膜としてア
ルミニウム膜18をスパッタ法で例えば4000人の膜
厚に蒸着形成する((b)図)。その後、上記アルミニ
ウム膜18上にレジスト19を塗布し、写奥蝕刻法によ
り所定のレジストパターン191 、192をパターニ
ング形成する((C)図)。次に、上記パターニングさ
れたレジスト191 、192をマスクにして、上記ア
ルミニウム1118中にアルゴンArのイオンを例えば
加速電圧50KeV、ドーズ15X1Q l 60 m
4にイオン注入する((d)図)。(Example) Hereinafter, an actual example of the present invention will be described with reference to the drawings. FIGS. 1(a) to 1(f) focus on the wiring process of a semiconductor device. First, a first
As an insulating film, a SiO2 film 17 is deposited to a thickness of, for example, 3,000 g4 by a typical vapor phase growth method (Figure (a)). Next, an aluminum film 18 is formed as a conductive film on the 5iO2 1117 by sputtering to a thickness of, for example, 4,000 mm (FIG. 3(b)). Thereafter, a resist 19 is applied onto the aluminum film 18, and predetermined resist patterns 191 and 192 are patterned by photolithographic etching (FIG. 1C). Next, using the patterned resists 191 and 192 as masks, argon Ar ions are added to the aluminum 1118 at an acceleration voltage of 50 KeV and a dose of 15X1Q l 60 m.
4 (Figure (d)).
この後、上記レジスト19. 、192を除去する。上
記アルゴンのイオン注入によって、上記アルミニウム1
418の上記レジスト19. 、192パターンでマス
クされていなかった部分18a、 18b、 18cが
、非晶質化される((e)図)。次に、上記半導体基板
16を80℃の純水に5分間つけると、上記非晶質化し
たアルミニウム膜18a、18b、18Gは水と反応し
て水酸化アルミニウム膜20a、20b。After this, the resist 19. , 192 are removed. By the ion implantation of argon, the aluminum 1
418 of the above resist 19. , 192 patterns, the portions 18a, 18b, and 18c that were not masked are made amorphous (FIG. (e)). Next, when the semiconductor substrate 16 is soaked in pure water at 80° C. for 5 minutes, the amorphous aluminum films 18a, 18b, 18G react with water to form aluminum hydroxide films 20a, 20b.
20Gとなる((f)図)。この反応は、次式(1)%
式%
A℃+3H20−+Aj2 (OH)3 +3/2
H2・・・ (1)
上記反応時、非晶質化していないアルミニウム膜18は
反応速度が著しく遅く、はとんど水酸化アルミニウムに
はならない。上記反応速度は、非晶質化したアルミニウ
ムj120a、 20b、 20cが800人/分、ア
ルミニウムB118が80人/分である。20G (Figure (f)). This reaction is expressed by the following formula (1)%
Formula % A℃+3H20-+Aj2 (OH)3 +3/2
H2... (1) During the above reaction, the reaction rate of the aluminum film 18 that has not been made amorphous is extremely slow, and hardly turns into aluminum hydroxide. The reaction rate is 800 people/min for amorphous aluminum j120a, 20b, and 20c, and 80 people/min for aluminum B118.
次に、上記半導体基板16を例えば450℃の82 +
N2雰囲気中で30分加熱すると、水酸化アルミニウム
g120a、 20b、 20cは脱水して酸化アルミ
ニウム1121a、21b、21cとなる。この反応を
次式(2)に示す。Next, the semiconductor substrate 16 is heated to 82 + at 450°C, for example.
When heated for 30 minutes in a N2 atmosphere, the aluminum hydroxides g120a, 20b, and 20c are dehydrated to become aluminum oxides 1121a, 21b, and 21c. This reaction is shown in the following formula (2).
2Ag (OH)3−+Affi203 +3H20↑
・・・(2)
上記酸化アルミニウム膜21a、21b、21cは絶縁
物であり、アルミニウムg!18の配線パターン18゜
と182とを電気的に分離できる((g)図)。次に上
記アルミニウム!!118の配線パターン181゜18
2上に第2の絶縁膜としてS+02膜22を化学的気相
成長法により3000人程度0膜厚に堆積形成する((
h)図)。2Ag (OH)3-+Affi203 +3H20↑
(2) The aluminum oxide films 21a, 21b, 21c are insulators, and aluminum g! 18 wiring patterns 18° and 182 can be electrically separated (Figure (g)). Next is the above aluminum! ! 118 wiring pattern 181°18
2, an S+02 film 22 is deposited as a second insulating film to a thickness of about 3000 by chemical vapor deposition (((
h) Figure).
このような製造方法によれば、従来は不要な導電性膜を
エツチングで除去して配線パターンを形成していたのに
対し、本発明では配線に不要な部分を絶縁物に変えるこ
とによって配線パターンを形成するのでエツチングを行
なう必要がない。従って、エツチング時に残存された塩
化物により配線材料が腐蝕されることはなく配線が断線
する心配もない。よって、半導体装置の信頼性を向上で
きる。According to such a manufacturing method, in the past, the wiring pattern was formed by removing unnecessary conductive films by etching, but in the present invention, the wiring pattern is formed by changing unnecessary parts of the wiring to an insulating material. , so there is no need to perform etching. Therefore, the wiring material is not corroded by the chlorides left during etching, and there is no fear that the wiring will be disconnected. Therefore, reliability of the semiconductor device can be improved.
また、上記1)図の工程におけるS i 02 n22
上に第2WJ目のアルミニウム膜を形成し、前記(C)
図から(h)図に示した工程を繰り返すことにより多層
配線を形成できる。この場合には配線パターンとこの配
線パターンを電気的に分離するための絶縁物とを同一平
面上に形成しているため段差が著しく小さく、表面の平
坦性が優れている。従って、エッチバック法やSOGに
よる平坦化工程を行なう必要がなく、製造工程を著しく
簡略化でき歩留りも向上できる。In addition, S i 02 n22 in the process shown in 1) above
A second WJ aluminum film is formed on top, and the above (C)
Multilayer wiring can be formed by repeating the steps shown in FIGS. In this case, since the wiring pattern and the insulator for electrically isolating the wiring pattern are formed on the same plane, the level difference is extremely small and the surface flatness is excellent. Therefore, there is no need to perform a planarization process using an etch-back method or SOG, which greatly simplifies the manufacturing process and improves yield.
なお、上記実施例では第1.第2の絶縁膜として化学的
気相成長法による8i02膜を用いたが、PSG、BP
SG、S i3N4あるいはSiC等を用いても良い。Note that in the above embodiment, the first. An 8i02 film made by chemical vapor deposition was used as the second insulating film, but PSG, BP
SG, Si3N4, SiC, etc. may also be used.
また、アルミニウム膜18にアルゴンイオンを注入して
非晶質化したが、He。Furthermore, although argon ions were implanted into the aluminum film 18 to make it amorphous, He.
Ne、Kr、OあるいはN等のイオンを用いても良い。Ions such as Ne, Kr, O, or N may also be used.
また、このアルミニウム膜には、Sl。Further, this aluminum film contains Sl.
Cu、Pd等の元素が添加されていても良い。Elements such as Cu and Pd may be added.
[発明の効果]
以上説明したようにこの発明によれば、エツチング時に
残存された塩化物による断線の心配がなく、平坦化工程
を施すことなく多層配線時に生ずる断線をも防止でき、
高信頼性で且つ製造工程の簡単化が図れ、歩留りも高い
半導体装置の製造方法が得られる。[Effects of the Invention] As explained above, according to the present invention, there is no fear of wire breakage due to chloride remaining during etching, and wire breakage that occurs during multilayer wiring can be prevented without performing a planarization process.
A method for manufacturing a semiconductor device that is highly reliable, simplifies the manufacturing process, and has a high yield can be obtained.
第1図はこの発明の一実施例に係わる半導体装置の製造
方法について説明するための図、第2図は従来の半導体
装置の製造方法について説明するための図である。
16・・・半導体基板、17・・・SiO2膜(第1の
絶縁膜)、18・・・アルミニウム膜(導電性IIり、
18a。
18b、 18c・・・非晶質化したアルミニウム膜、
181゜182・・・配線パターン、19・・・レジス
ト、21a、21b。
21c・・・酸化アルミニウム膜、22・・・5iO2
Ii!J(第2の絶縁膜)。FIG. 1 is a diagram for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a diagram for explaining a conventional method for manufacturing a semiconductor device. 16... Semiconductor substrate, 17... SiO2 film (first insulating film), 18... Aluminum film (conductive II,
18a. 18b, 18c...Amorphous aluminum film,
181°182...Wiring pattern, 19...Resist, 21a, 21b. 21c...aluminum oxide film, 22...5iO2
Ii! J (second insulating film).
Claims (1)
縁膜上に導電性の膜を形成する工程と、この導電性膜上
にレジストを塗布する工程と、このレジストをパターニ
ングする工程と、このパターニングされたレジストをマ
スクにしてイオン注入を行ない前記導電性膜を選択的に
非晶質化する工程と、前記レジストを除去する工程と、
前記非晶質化した導電性膜を絶縁物に変えることにより
非晶質化していない部分の前記導電性膜を電気的に分離
して配線パターンを形成する工程と、前記導電性膜上に
第2の絶縁膜を形成する工程とを具備することを特徴と
する半導体装置の製造方法。A step of forming a first insulating film on a semiconductor substrate, a step of forming a conductive film on this insulating film, a step of applying a resist on this conductive film, and a step of patterning this resist. , a step of selectively amorphizing the conductive film by performing ion implantation using the patterned resist as a mask, and a step of removing the resist;
forming a wiring pattern by electrically separating the non-amorphous portion of the conductive film by converting the amorphous conductive film into an insulator; and forming a wiring pattern on the conductive film. 2. A method of manufacturing a semiconductor device, comprising the step of forming an insulating film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22797486A JPS6384048A (en) | 1986-09-29 | 1986-09-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22797486A JPS6384048A (en) | 1986-09-29 | 1986-09-29 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6384048A true JPS6384048A (en) | 1988-04-14 |
Family
ID=16869174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22797486A Pending JPS6384048A (en) | 1986-09-29 | 1986-09-29 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6384048A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1007763A1 (en) * | 1997-03-11 | 2000-06-14 | Silicon Valley Group Thermal Systems LLC | Method of reducing metal contamination during semiconductor processing in a reactor having metal components |
JP2008003677A (en) * | 2006-06-20 | 2008-01-10 | Fuji Electric Retail Systems Co Ltd | Paper sheet discriminating device |
-
1986
- 1986-09-29 JP JP22797486A patent/JPS6384048A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1007763A1 (en) * | 1997-03-11 | 2000-06-14 | Silicon Valley Group Thermal Systems LLC | Method of reducing metal contamination during semiconductor processing in a reactor having metal components |
EP1007763A4 (en) * | 1997-03-11 | 2003-05-07 | Silicon Valley Group Thermal | Method of reducing metal contamination during semiconductor processing in a reactor having metal components |
JP2008003677A (en) * | 2006-06-20 | 2008-01-10 | Fuji Electric Retail Systems Co Ltd | Paper sheet discriminating device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1166055A (en) | Method for producing connecting wire of conductor | |
KR20010029859A (en) | Method of manufacturing a semiconductor device | |
JPH05136274A (en) | Inter-layer connecting method of semiconductor device | |
JPH0574803A (en) | Manufacture of semiconductor device | |
EP0188735B1 (en) | Tailoring of via-hole sidewall slope in an insulating layer | |
JPH0653337A (en) | Manufacture of semiconductor device | |
JPS6384048A (en) | Manufacture of semiconductor device | |
JPH09251996A (en) | Manufacturing method for semiconductor device | |
US5994223A (en) | Method of manufacturing analog semiconductor device | |
KR100367695B1 (en) | Method for forming via contact in semiconductor device | |
JP3348564B2 (en) | Method for manufacturing dielectric capacitor | |
JPS59148350A (en) | Manufacture of semiconductor device | |
JPH08330428A (en) | Formation of contact hole of semiconductor device | |
KR20010017211A (en) | Method of manufacturing a capacitor in a semiconductor device | |
JPH02117153A (en) | Method of forming semiconductor element | |
JP3323264B2 (en) | Method for manufacturing semiconductor device | |
KR100474989B1 (en) | Manufacturing method of capacitor with barrier layer for semiconductor device | |
KR920007361B1 (en) | Manufacturing method of integrated circuit semiconductor device | |
KR100358127B1 (en) | Method for forming contact hole in semiconductor device | |
JPS583252A (en) | Semiconductor integrated circuit device | |
KR100365745B1 (en) | Method for forming contact hole in semiconductor device | |
KR100329788B1 (en) | Method for forming bonding pad in semiconductor device | |
JP2576182B2 (en) | Method for manufacturing semiconductor device | |
JPH0531301B2 (en) | ||
JPS6255701B2 (en) |