JPS6382043A - バ−スト信号生成回路 - Google Patents
バ−スト信号生成回路Info
- Publication number
- JPS6382043A JPS6382043A JP61226845A JP22684586A JPS6382043A JP S6382043 A JPS6382043 A JP S6382043A JP 61226845 A JP61226845 A JP 61226845A JP 22684586 A JP22684586 A JP 22684586A JP S6382043 A JPS6382043 A JP S6382043A
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 11
- 238000013480 data collection Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バースト信号生成回路において、外部より設定されたデ
ータのビット長及びワード数に対応する値をカウントし
たら出力を送出するビット長カウント手段及びワード数
カウント手段の制御により、記憶回路に蓄えられた並列
データを読出して並列/直列変換単段で直列データに変
換する様にして、データのビット長、ワード数の任意な
設定と、記憶回路の使用によりデータの書込みタイミン
グの自由度の拡大を図ったものである。
ータのビット長及びワード数に対応する値をカウントし
たら出力を送出するビット長カウント手段及びワード数
カウント手段の制御により、記憶回路に蓄えられた並列
データを読出して並列/直列変換単段で直列データに変
換する様にして、データのビット長、ワード数の任意な
設定と、記憶回路の使用によりデータの書込みタイミン
グの自由度の拡大を図ったものである。
本発明はバースト信号生成回路、例えばデータ収集シス
テムで使用するバースト信号生成回路の改良に関するも
のである。
テムで使用するバースト信号生成回路の改良に関するも
のである。
バースト信号を使用する例として複数のパーソナルコン
ピュータ又は計測用マイクロコンピュータ(以下、端末
と云う)によるデータ収集システムがある。このシステ
ムは第4図のデータ収集システム説明図に示す様に、そ
れぞれの端末は測定した温度等のデータを加工し、又は
そのままで記憶部分に蓄えておく。
ピュータ又は計測用マイクロコンピュータ(以下、端末
と云う)によるデータ収集システムがある。このシステ
ムは第4図のデータ収集システム説明図に示す様に、そ
れぞれの端末は測定した温度等のデータを加工し、又は
そのままで記憶部分に蓄えておく。
一方、データ処理部は必要とするデータを測定している
端末に対してバースト信号出力命令を送出するので、こ
れを受けた端末は記憶部分からデータを読出して、斜線
で示したバースト信号生成回路で定められた速度のバー
スト信号を生成し、高速バスを介してデータ処理部に送
出する。
端末に対してバースト信号出力命令を送出するので、こ
れを受けた端末は記憶部分からデータを読出して、斜線
で示したバースト信号生成回路で定められた速度のバー
スト信号を生成し、高速バスを介してデータ処理部に送
出する。
ここで、バースト信号のフォーマットは様々な形式があ
るので、バースト信号生成回路はこれらの形式に容易に
対応できる様になっていることが必要である。
るので、バースト信号生成回路はこれらの形式に容易に
対応できる様になっていることが必要である。
第5図は従来例のブロック図、第6図は第5図の動作説
明図を示す。以下、第6図を参照しながら第5図の動作
を説明する。
明図を示す。以下、第6図を参照しながら第5図の動作
を説明する。
先ず、データバスからの並列データが書込みクロックに
より8ビツトのレジスタ1に書込まれる。
より8ビツトのレジスタ1に書込まれる。
一方、第6図−■に示すバースト信号出力命令(以下、
チャンネルパルスト云う)がセットリセットフリップフ
ロップ(以下、5R−FFと省略する)3の端子Sとオ
ア回路42を介して並列/直列変換器2(以下、 P/
S変換器と省略する)に加えられる。
チャンネルパルスト云う)がセットリセットフリップフ
ロップ(以下、5R−FFと省略する)3の端子Sとオ
ア回路42を介して並列/直列変換器2(以下、 P/
S変換器と省略する)に加えられる。
前者では同期クロックの立上りで端子QがHになり、4
ビツトのカウンタ4の端子ENにHが加えられるので、
カウンタ4は0よりカウント動作を開始する(第6図−
〇、■参照)。
ビツトのカウンタ4の端子ENにHが加えられるので、
カウンタ4は0よりカウント動作を開始する(第6図−
〇、■参照)。
又、後者ではレジスタ1に書込まれたデータがP/S変
換器に加えられ、端子LDがLの間に第6図−■の前半
に示す様にall ””all+の8ビツトの直列デー
タに変換される。
換器に加えられ、端子LDがLの間に第6図−■の前半
に示す様にall ””all+の8ビツトの直列デー
タに変換される。
ここで、カウンタ4は7をカウントすると、端子Qa
+QI 、Qcが全てHとなるのでアンド回路41の出
力がHとなり、オア回路42を介してP/S変換器2の
端子LDに加えられる(第6図−■の中央部分参照)。
+QI 、Qcが全てHとなるのでアンド回路41の出
力がHとなり、オア回路42を介してP/S変換器2の
端子LDに加えられる(第6図−■の中央部分参照)。
そこで、P/S変換器2はレジスタ1よりbll 〜b
ll+のデータを取り込んで第6図−■の後半に示す様
にP/S変換を開始すると共に、カウンタ4は7より更
にカウントアツプし、端子Q、 −Q、が全てHとなる
と(第6図−■のFの部分)、アンド回路43はHの出
力を5R−FF 3の端子Rに送出するので、5R−F
Fの端子QがLとなり、これにともなってカウンタ4が
動作を停止し、カウント値が0になる(第6図−〇、■
の後半、■、■参照)。 尚、データbをレジスタ1に
書込むタイミングは第6図−■に示す様にデータaのP
/S変換開始よりも後で、カウンタ4が7をカウントす
る前に終了しなければならない。
ll+のデータを取り込んで第6図−■の後半に示す様
にP/S変換を開始すると共に、カウンタ4は7より更
にカウントアツプし、端子Q、 −Q、が全てHとなる
と(第6図−■のFの部分)、アンド回路43はHの出
力を5R−FF 3の端子Rに送出するので、5R−F
Fの端子QがLとなり、これにともなってカウンタ4が
動作を停止し、カウント値が0になる(第6図−〇、■
の後半、■、■参照)。 尚、データbをレジスタ1に
書込むタイミングは第6図−■に示す様にデータaのP
/S変換開始よりも後で、カウンタ4が7をカウントす
る前に終了しなければならない。
しかし、この回路はP/S変換する為のタイミングが固
定されているので、データのビット長が8ビツト以外の
時は8ビツトに加工しなければならないので、加工回路
が必要となり、回路規模が大きくなる。
定されているので、データのビット長が8ビツト以外の
時は8ビツトに加工しなければならないので、加工回路
が必要となり、回路規模が大きくなる。
又、次にP/S変換すべき書込みタイミングが決められ
ているので、書込みクロックを作る回路規模が大きくな
ると云う2つの問題点がある。
ているので、書込みクロックを作る回路規模が大きくな
ると云う2つの問題点がある。
C問題点を解決する為の手段〕
上記の問題点は第1図に示すバースト信号生成回路によ
り解決される。5は並列データを書込みクロックを用い
て書込み、外部よりのバースト信号出力命令、又はビッ
ト長カウント手段よりの出力を用いて読出す記憶回路で
あり、矛は該記憶回又、6は該バースト信号出力命令を
用いてカウント動作を開始し、設定されたビット長に対
応する値をカウントした時に出力を送出する共に、該出
力を用いて次に設定されたビット長に対するカウント動
作を繰り返すビット長カウント手段であリ、7は該ビッ
ト長カウント手段の出力を用いて設定されたワード数に
対応する値をカウントした時の出力と、該ビット長カウ
ント手段よりの出力とを用いて動作停止信号を送出する
ワード数カウント手段である。
り解決される。5は並列データを書込みクロックを用い
て書込み、外部よりのバースト信号出力命令、又はビッ
ト長カウント手段よりの出力を用いて読出す記憶回路で
あり、矛は該記憶回又、6は該バースト信号出力命令を
用いてカウント動作を開始し、設定されたビット長に対
応する値をカウントした時に出力を送出する共に、該出
力を用いて次に設定されたビット長に対するカウント動
作を繰り返すビット長カウント手段であリ、7は該ビッ
ト長カウント手段の出力を用いて設定されたワード数に
対応する値をカウントした時の出力と、該ビット長カウ
ント手段よりの出力とを用いて動作停止信号を送出する
ワード数カウント手段である。
本発明は予め、バースト信号のワード数及び1ワードの
ビット長を任意に設定しておき、外部よりのバースト信
号出力命令が入力すると記憶回路5よりの並列データが
並列/直列変換手段8で直列データに変換される。
ビット長を任意に設定しておき、外部よりのバースト信
号出力命令が入力すると記憶回路5よりの並列データが
並列/直列変換手段8で直列データに変換される。
そして、ビット長カウント手段6のカウント値が設定し
た値になると、該ビット長カウント手段をクリアすると
共に、ワード数カウント手段7のカウント値が1つ増加
し、次の並列データが並列/直列変換手段8に加えられ
て直列データに変換される。
た値になると、該ビット長カウント手段をクリアすると
共に、ワード数カウント手段7のカウント値が1つ増加
し、次の並列データが並列/直列変換手段8に加えられ
て直列データに変換される。
この様な動作はワード数カウント手段のカウント値が設
定値になるまで繰り返され、設定値になると次のバース
ト信号出力命令が入力するまで、バースト信号生成回路
の動作を停止する。
定値になるまで繰り返され、設定値になると次のバース
ト信号出力命令が入力するまで、バースト信号生成回路
の動作を停止する。
即ち、この様な動作によりビット長及びワード数を任意
に設定できると共に、記憶回路を使用しているので書込
みタイミングの自由度が大きくなる。
に設定できると共に、記憶回路を使用しているので書込
みタイミングの自由度が大きくなる。
第2図は本発明の実施例のブロック図、第3図は第2図
のタイムチャートを示す。尚、全図を通じて同一符号は
同一対象物を示す。
のタイムチャートを示す。尚、全図を通じて同一符号は
同一対象物を示す。
又、レジスタ61.オア回路62.64.カウンタ63
゜一部反転入力付きナンド回路65はビット長カウント
手段6の構成部分、5R−FF 72. FF 73.
レジスタ71、オア回路74.カウンタ75.アンド回
路76はワード数カウント手段7の構成部分、P/S変
換器81゜アンド回路82はP/S変換手段8の構成部
分である。
゜一部反転入力付きナンド回路65はビット長カウント
手段6の構成部分、5R−FF 72. FF 73.
レジスタ71、オア回路74.カウンタ75.アンド回
路76はワード数カウント手段7の構成部分、P/S変
換器81゜アンド回路82はP/S変換手段8の構成部
分である。
以下、1バーストが3ワードで構成され、各ワードが6
ビツト、8ビツト、3ビツトで構成されているとして第
3図を参照しながら第2図の動作を説明する。
ビツト、8ビツト、3ビツトで構成されているとして第
3図を参照しながら第2図の動作を説明する。
先ず、データバスから並列データが書込みクロックによ
り記憶回路(以下、 FiFoと云う)5に書込まれる
。又、1ワードのビット長を6.8.3及び1バースト
のワード数を3と外部で設定すると、ビット長書込み信
号により、先ず、ビット長6がレジスタ61に、ワード
数書込み信号によりワード数3がレジスタ71に書込ま
れる。
り記憶回路(以下、 FiFoと云う)5に書込まれる
。又、1ワードのビット長を6.8.3及び1バースト
のワード数を3と外部で設定すると、ビット長書込み信
号により、先ず、ビット長6がレジスタ61に、ワード
数書込み信号によりワード数3がレジスタ71に書込ま
れる。
次に、第3図−■に示すバースト信号出力命令(以下、
チャンネルパルスと云う)がSR−FP72とFF 7
3に加えられる。
チャンネルパルスと云う)がSR−FP72とFF 7
3に加えられる。
前者により第3図−〇に示す様に同期クロックに同期し
て端子口がHになり、これがカウンタ63の端子ENと
アンド回路82に加えられる。
て端子口がHになり、これがカウンタ63の端子ENと
アンド回路82に加えられる。
又、後者により第3図−■に示す様にIFF 73の端
子Qが1クロック分だけHになり、これがオア回路62
.74.64を介してカウンタ63.75の端子LD。
子Qが1クロック分だけHになり、これがオア回路62
.74.64を介してカウンタ63.75の端子LD。
P/S変換器81の端子LDと一部反転入力付きナンド
回路65に加えられる。
回路65に加えられる。
そこで、第3図−■、■に示す様にカウンタ63はレジ
スタ61からのビット長が6と云う情報をロードしてA
から、カウンタ75はレジスタ71からのワード数が3
と云う情報をロードしてDからそれぞれカウント動作を
開始する。
スタ61からのビット長が6と云う情報をロードしてA
から、カウンタ75はレジスタ71からのワード数が3
と云う情報をロードしてDからそれぞれカウント動作を
開始する。
又、第3図−■に示す様に、一部反転入力付きナンド回
路65から出力した読出しクロ・2りによりFiFo
5から読出された並列データはP/S変換器81で直列
データに変換され、オンになっているアンド回路82を
介して出力される(第3図−[相]参照)。
路65から出力した読出しクロ・2りによりFiFo
5から読出された並列データはP/S変換器81で直列
データに変換され、オンになっているアンド回路82を
介して出力される(第3図−[相]参照)。
そして、カウンタ63が第1回目のF(図中+FIで示
す)を力づントした時、第3図−■に示す様に端子RC
からキャリーが出力され、カウンタ63.75及びP/
S変換器81.一部反転入力付きナンド回路65に加え
られる。
す)を力づントした時、第3図−■に示す様に端子RC
からキャリーが出力され、カウンタ63.75及びP/
S変換器81.一部反転入力付きナンド回路65に加え
られる。
尚、この時に第3図−■に示す様に6ビツトの並列デー
タのP/S変換が終了する。
タのP/S変換が終了する。
そこで、カウンタ63はレジスタ61に蓄えられていた
次のビット長が8と云う情報をロードして8からカウン
トアツプ始めると共に、カウンタ75は入力したカウン
タ63よりのキャリーで1つカウントアツプしてカウン
ト値がEとなる。
次のビット長が8と云う情報をロードして8からカウン
トアツプ始めると共に、カウンタ75は入力したカウン
タ63よりのキャリーで1つカウントアツプしてカウン
ト値がEとなる。
又、読出しクロックはキャリーの後半の2ビツトの部分
でLとなり、次の同期クロックの立上りで再びHになり
、このタイミングで新しい8ビツトの並列データがP/
S変換器81に入力し、端子LDがLの状態の間にP/
S変換され、第3図−0に示す様にblからの直列デー
タがアンド回路82を介して出力されるが、カウンタ6
3が8カウントするとカウント値はP2になると同時に
P/S変換が完了する。
でLとなり、次の同期クロックの立上りで再びHになり
、このタイミングで新しい8ビツトの並列データがP/
S変換器81に入力し、端子LDがLの状態の間にP/
S変換され、第3図−0に示す様にblからの直列デー
タがアンド回路82を介して出力されるが、カウンタ6
3が8カウントするとカウント値はP2になると同時に
P/S変換が完了する。
そして、前記と同じく次のビット長が3と云う情報に対
応する初期値りのロード及び新しい並列データC8〜C
3を読出してP/S変換器でP/S変換を始めるが、第
3図−〇、■に示す様にカウンタ63がF3になった時
はカウンタ75もFになっていて、2つのカウンタから
のキャリーがアンド回路76を通って5R−FF 72
の端子Rに加えられ、この5R−FFをリセットされる
。
応する初期値りのロード及び新しい並列データC8〜C
3を読出してP/S変換器でP/S変換を始めるが、第
3図−〇、■に示す様にカウンタ63がF3になった時
はカウンタ75もFになっていて、2つのカウンタから
のキャリーがアンド回路76を通って5R−FF 72
の端子Rに加えられ、この5R−FFをリセットされる
。
そこで、5R−PP 72の端子(Ml<Lになるので
カウンタ63は動作を停止し、次のチャンネルパルスが
入力するまで動作しない。
カウンタ63は動作を停止し、次のチャンネルパルスが
入力するまで動作しない。
尚、外部設定されたビット長とワード数がレジスタ61
と71に書込まれるタイミングは最初はチャンネルパル
スが来る前2次はカウンタ63からキャリーが送出され
る前に自動的に書込まれる様になっている。
と71に書込まれるタイミングは最初はチャンネルパル
スが来る前2次はカウンタ63からキャリーが送出され
る前に自動的に書込まれる様になっている。
即ち、本発明はレジスタ61.71、カウンタ63゜7
5を使用することにより、任意のビット長、ワード数の
データをP/S変換できると共に、FiFoを使用して
書込みタイミングの自由度を大きくした。
5を使用することにより、任意のビット長、ワード数の
データをP/S変換できると共に、FiFoを使用して
書込みタイミングの自由度を大きくした。
〔発明の効果〕
以上詳細に説明した様に本発明によれば、データのビッ
ト長、ワード数を任意に設定できると共に、記憶回路に
FIFoを使用することにより並列データの書込みタイ
ミングの自由度を大きくすることができると云う効果が
ある。
ト長、ワード数を任意に設定できると共に、記憶回路に
FIFoを使用することにより並列データの書込みタイ
ミングの自由度を大きくすることができると云う効果が
ある。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例のブロック図、第3図は第2図
の動作説明図、 第4図はデータ収集システム説明図、 第5図は従来例のブロック図 第6図は第5図の動作説明図を示す。 図において、 5は記憶回路、 6はビット長カウント手段、 7はワード数カウント手段、 8は並列/直列変換手段を示す。 木介G用n源、1里プロ・ソフ図 矛 1 層
の動作説明図、 第4図はデータ収集システム説明図、 第5図は従来例のブロック図 第6図は第5図の動作説明図を示す。 図において、 5は記憶回路、 6はビット長カウント手段、 7はワード数カウント手段、 8は並列/直列変換手段を示す。 木介G用n源、1里プロ・ソフ図 矛 1 層
Claims (1)
- 【特許請求の範囲】 並列データを書込みクロックを用いて書込み、外部より
のバースト信号出力命令、又はビット長カウント手段よ
りの出力を用いて読出す記憶回路(5)と、 該記憶回路から読出された並列データを直列データに変
換する並列/直列変換手段(8)と、該バースト信号出
力命令を用いてカウント動作を開始し、設定されたビッ
ト長に対応する値をカウントした時に出力を送出する共
に、該出力を用いて次に設定されたビット長に対するカ
ウント動作を繰り返すビット長カウント手段(6)と、
該ビット長カウント手段の出力を用いて設定されたワー
ド数に対応する値をカウントした時の出力と、該ビット
長カウント手段よりの出力とを用いて動作停止信号を送
出するワード数カウント手段(7)とから構成されたこ
とを特徴とするバースト信号生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61226845A JPS6382043A (ja) | 1986-09-25 | 1986-09-25 | バ−スト信号生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61226845A JPS6382043A (ja) | 1986-09-25 | 1986-09-25 | バ−スト信号生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6382043A true JPS6382043A (ja) | 1988-04-12 |
Family
ID=16851468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61226845A Pending JPS6382043A (ja) | 1986-09-25 | 1986-09-25 | バ−スト信号生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6382043A (ja) |
-
1986
- 1986-09-25 JP JP61226845A patent/JPS6382043A/ja active Pending
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