JPS6382043A - バ−スト信号生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バースト信号生成回路において、外部より設定されたデ
ータのビット長及びワード数に対応する値をカウントし
たら出力を送出するビット長カウント手段及びワード数
カウント手段の制御により、記憶回路に蓄えられた並列
データを読出して並列／直列変換単段で直列データに変
換する様にして、データのビット長、ワード数の任意な
設定と、記憶回路の使用によりデータの書込みタイミン
グの自由度の拡大を図ったものである。

〔産業上の利用分野〕

本発明はバースト信号生成回路、例えばデータ収集シス
テムで使用するバースト信号生成回路の改良に関するも
のである。

バースト信号を使用する例として複数のパーソナルコン
ピュータ又は計測用マイクロコンピュータ（以下、端末
と云う）によるデータ収集システムがある。このシステ
ムは第４図のデータ収集システム説明図に示す様に、そ
れぞれの端末は測定した温度等のデータを加工し、又は
そのままで記憶部分に蓄えておく。

一方、データ処理部は必要とするデータを測定している
端末に対してバースト信号出力命令を送出するので、こ
れを受けた端末は記憶部分からデータを読出して、斜線
で示したバースト信号生成回路で定められた速度のバー
スト信号を生成し、高速バスを介してデータ処理部に送
出する。

ここで、バースト信号のフォーマットは様々な形式があ
るので、バースト信号生成回路はこれらの形式に容易に
対応できる様になっていることが必要である。

〔従来の技術〕

第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。以下、第６図を参照しながら第５図の動作
を説明する。

先ず、データバスからの並列データが書込みクロックに
より８ビツトのレジスタ１に書込まれる。

一方、第６図−■に示すバースト信号出力命令（以下、
チャンネルパルスト云う）がセットリセットフリップフ
ロップ（以下、５Ｒ−ＦＦと省略する）３の端子Ｓとオ
ア回路４２を介して並列／直列変換器２（以下、　Ｐ／
Ｓ変換器と省略する）に加えられる。

前者では同期クロックの立上りで端子ＱがＨになり、４
ビツトのカウンタ４の端子ＥＮにＨが加えられるので、
カウンタ４は０よりカウント動作を開始する（第６図−
〇、■参照）。

又、後者ではレジスタ１に書込まれたデータがＰ／Ｓ変
換器に加えられ、端子ＬＤがＬの間に第６図−■の前半
に示す様にａｌｌ　””ａｌｌ＋の８ビツトの直列デー
タに変換される。

ここで、カウンタ４は７をカウントすると、端子Ｑａ　
＋ＱＩ　、Ｑｃが全てＨとなるのでアンド回路４１の出
力がＨとなり、オア回路４２を介してＰ／Ｓ変換器２の
端子ＬＤに加えられる（第６図−■の中央部分参照）。

そこで、Ｐ／Ｓ変換器２はレジスタ１よりｂｌｌ　〜ｂ
ｌｌ＋のデータを取り込んで第６図−■の後半に示す様
にＰ／Ｓ変換を開始すると共に、カウンタ４は７より更
にカウントアツプし、端子Ｑ、　−Ｑ、が全てＨとなる
と（第６図−■のＦの部分）、アンド回路４３はＨの出
力を５Ｒ−ＦＦ　３の端子Ｒに送出するので、５Ｒ−Ｆ
Ｆの端子ＱがＬとなり、これにともなってカウンタ４が
動作を停止し、カウント値が０になる（第６図−〇、■
の後半、■、■参照）。　尚、データｂをレジスタ１に
書込むタイミングは第６図−■に示す様にデータａのＰ
／Ｓ変換開始よりも後で、カウンタ４が７をカウントす
る前に終了しなければならない。

〔発明が解決しようとする問題点〕

しかし、この回路はＰ／Ｓ変換する為のタイミングが固
定されているので、データのビット長が８ビツト以外の
時は８ビツトに加工しなければならないので、加工回路
が必要となり、回路規模が大きくなる。

又、次にＰ／Ｓ変換すべき書込みタイミングが決められ
ているので、書込みクロックを作る回路規模が大きくな
ると云う２つの問題点がある。

Ｃ問題点を解決する為の手段〕 上記の問題点は第１図に示すバースト信号生成回路によ
り解決される。５は並列データを書込みクロックを用い
て書込み、外部よりのバースト信号出力命令、又はビッ
ト長カウント手段よりの出力を用いて読出す記憶回路で
あり、矛は該記憶回又、６は該バースト信号出力命令を
用いてカウント動作を開始し、設定されたビット長に対
応する値をカウントした時に出力を送出する共に、該出
力を用いて次に設定されたビット長に対するカウント動
作を繰り返すビット長カウント手段であリ、７は該ビッ
ト長カウント手段の出力を用いて設定されたワード数に
対応する値をカウントした時の出力と、該ビット長カウ
ント手段よりの出力とを用いて動作停止信号を送出する
ワード数カウント手段である。

〔作用〕

本発明は予め、バースト信号のワード数及び１ワードの
ビット長を任意に設定しておき、外部よりのバースト信
号出力命令が入力すると記憶回路５よりの並列データが
並列／直列変換手段８で直列データに変換される。

そして、ビット長カウント手段６のカウント値が設定し
た値になると、該ビット長カウント手段をクリアすると
共に、ワード数カウント手段７のカウント値が１つ増加
し、次の並列データが並列／直列変換手段８に加えられ
て直列データに変換される。

この様な動作はワード数カウント手段のカウント値が設
定値になるまで繰り返され、設定値になると次のバース
ト信号出力命令が入力するまで、バースト信号生成回路
の動作を停止する。

即ち、この様な動作によりビット長及びワード数を任意
に設定できると共に、記憶回路を使用しているので書込
みタイミングの自由度が大きくなる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
のタイムチャートを示す。尚、全図を通じて同一符号は
同一対象物を示す。

又、レジスタ６１．オア回路６２．６４．カウンタ６３
゜一部反転入力付きナンド回路６５はビット長カウント
手段６の構成部分、５Ｒ−ＦＦ　７２．　ＦＦ　７３．
レジスタ７１、オア回路７４．カウンタ７５．アンド回
路７６はワード数カウント手段７の構成部分、Ｐ／Ｓ変
換器８１゜アンド回路８２はＰ／Ｓ変換手段８の構成部
分である。

以下、１バーストが３ワードで構成され、各ワードが６
ビツト、８ビツト、３ビツトで構成されているとして第
３図を参照しながら第２図の動作を説明する。

先ず、データバスから並列データが書込みクロックによ
り記憶回路（以下、　ＦｉＦｏと云う）５に書込まれる
。又、１ワードのビット長を６．８．３及び１バースト
のワード数を３と外部で設定すると、ビット長書込み信
号により、先ず、ビット長６がレジスタ６１に、ワード
数書込み信号によりワード数３がレジスタ７１に書込ま
れる。

次に、第３図−■に示すバースト信号出力命令（以下、
チャンネルパルスと云う）がＳＲ−ＦＰ７２とＦＦ　７
３に加えられる。

前者により第３図−〇に示す様に同期クロックに同期し
て端子口がＨになり、これがカウンタ６３の端子ＥＮと
アンド回路８２に加えられる。

又、後者により第３図−■に示す様にＩＦＦ　７３の端
子Ｑが１クロック分だけＨになり、これがオア回路６２
．７４．６４を介してカウンタ６３．７５の端子ＬＤ。

Ｐ／Ｓ変換器８１の端子ＬＤと一部反転入力付きナンド
回路６５に加えられる。

そこで、第３図−■、■に示す様にカウンタ６３はレジ
スタ６１からのビット長が６と云う情報をロードしてＡ
から、カウンタ７５はレジスタ７１からのワード数が３
と云う情報をロードしてＤからそれぞれカウント動作を
開始する。

又、第３図−■に示す様に、一部反転入力付きナンド回
路６５から出力した読出しクロ・２りによりＦｉＦｏ　
５から読出された並列データはＰ／Ｓ変換器８１で直列
データに変換され、オンになっているアンド回路８２を
介して出力される（第３図−［相］参照）。

そして、カウンタ６３が第１回目のＦ（図中＋ＦＩで示
す）を力づントした時、第３図−■に示す様に端子ＲＣ
からキャリーが出力され、カウンタ６３．７５及びＰ／
Ｓ変換器８１．一部反転入力付きナンド回路６５に加え
られる。

尚、この時に第３図−■に示す様に６ビツトの並列デー
タのＰ／Ｓ変換が終了する。

そこで、カウンタ６３はレジスタ６１に蓄えられていた
次のビット長が８と云う情報をロードして８からカウン
トアツプ始めると共に、カウンタ７５は入力したカウン
タ６３よりのキャリーで１つカウントアツプしてカウン
ト値がＥとなる。

又、読出しクロックはキャリーの後半の２ビツトの部分
でＬとなり、次の同期クロックの立上りで再びＨになり
、このタイミングで新しい８ビツトの並列データがＰ／
Ｓ変換器８１に入力し、端子ＬＤがＬの状態の間にＰ／
Ｓ変換され、第３図−０に示す様にｂｌからの直列デー
タがアンド回路８２を介して出力されるが、カウンタ６
３が８カウントするとカウント値はＰ２になると同時に
Ｐ／Ｓ変換が完了する。

そして、前記と同じく次のビット長が３と云う情報に対
応する初期値りのロード及び新しい並列データＣ８〜Ｃ
３を読出してＰ／Ｓ変換器でＰ／Ｓ変換を始めるが、第
３図−〇、■に示す様にカウンタ６３がＦ３になった時
はカウンタ７５もＦになっていて、２つのカウンタから
のキャリーがアンド回路７６を通って５Ｒ−ＦＦ　７２
の端子Ｒに加えられ、この５Ｒ−ＦＦをリセットされる
。

そこで、５Ｒ−ＰＰ　７２の端子（Ｍｌ＜Ｌになるので
カウンタ６３は動作を停止し、次のチャンネルパルスが
入力するまで動作しない。

尚、外部設定されたビット長とワード数がレジスタ６１
と７１に書込まれるタイミングは最初はチャンネルパル
スが来る前２次はカウンタ６３からキャリーが送出され
る前に自動的に書込まれる様になっている。

即ち、本発明はレジスタ６１．７１、カウンタ６３゜７
５を使用することにより、任意のビット長、ワード数の
データをＰ／Ｓ変換できると共に、ＦｉＦｏを使用して
書込みタイミングの自由度を大きくした。

〔発明の効果〕 以上詳細に説明した様に本発明によれば、データのビッ
ト長、ワード数を任意に設定できると共に、記憶回路に
ＦＩＦｏを使用することにより並列データの書込みタイ
ミングの自由度を大きくすることができると云う効果が
ある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図はデータ収集システム説明図、 第５図は従来例のブロック図 第６図は第５図の動作説明図を示す。 図において、 ５は記憶回路、 ６はビット長カウント手段、 ７はワード数カウント手段、 ８は並列／直列変換手段を示す。 木介Ｇ用ｎ源、１里プロ・ソフ図 矛　１　層

Claims (1)

1. 【特許請求の範囲】 並列データを書込みクロックを用いて書込み、外部より
   のバースト信号出力命令、又はビット長カウント手段よ
   りの出力を用いて読出す記憶回路（５）と、 該記憶回路から読出された並列データを直列データに変
   換する並列／直列変換手段（８）と、該バースト信号出
   力命令を用いてカウント動作を開始し、設定されたビッ
   ト長に対応する値をカウントした時に出力を送出する共
   に、該出力を用いて次に設定されたビット長に対するカ
   ウント動作を繰り返すビット長カウント手段（６）と、
   該ビット長カウント手段の出力を用いて設定されたワー
   ド数に対応する値をカウントした時の出力と、該ビット
   長カウント手段よりの出力とを用いて動作停止信号を送
   出するワード数カウント手段（７）とから構成されたこ
   とを特徴とするバースト信号生成回路。