JPS6380353A - Ｄｍａ転送制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央演算処理装置を介在させることなく、入
出力装置などとメモリ装置との間で直接にデータのやシ
とりを行なわせるダイレクトメモリアクセスＤＭＡに係
シ、特にそのＤＭＡ転送制御回路に関する。

〔従来の技術〕

中央演算処理装置ＣＰＵは、ハードディスクドライブＨ
ＤＤといった入出力装置Ｉ１０などを接続して多種類の
データを迅速に処理していくが、入出力装置の中には大
量のデータを高速に転送するものもらシ、このような場
合に有効な方法としてＤＭＡ転送が利用されている。と
くに、非常に高速で動作する入出力装置があって、しか
もその入出力動作が終了しなければ、中央演算処理装置
は次の仕事にかかれないという場合がある。このような
場合には、ＤＭＡ転送に専念させ、所定容量のデータ転
送が終了するまで、バスＢＵＳがそのデータ転送に専用
されるというモードが使われている。

また、データバス幅、アドレスバス幅、データ転送のタ
イミングが異なる２つのバス間におけるＤＭＡ転送は、
どちらか１つのバスから出された転送要求のみ受付けら
れ、そしてＤＭＡ転送中はこの２つのバスがＤＭＡ転送
のみに使用されていた。

〔発明が解決しようとする問題点〕

従来技術において、とくにバス幅やデータ転送のタイミ
ングが異なる２つのパス間におけるＤＭＡ転送は、どち
らか１つのバスから出された転送要求のみ受付けられ、
そしてＤＭＡ転送中はこの２つのバスがＤＭＡ転送のみ
に使用されていたので、ＤＭＡ転送を行なう回数が多く
なると、それぞれのバスに対する使用効率が多くなり、
したがって処理速度が低下するという欠点があった。

〔問題点を解決するための手段〕

本発明のＤＭＡ転送制御回路は、各バスに対応して独立
に設けた２組のアドレスレジスタ、転送ワードレジスタ
およびＤＭＡ制御回路と、この２組に共通に設けた制御
情報格納用コントロールレジスタと、各ＤＭＡ制御回路
からアクセス可能で格納するデータが転送方向により固
定された２個のメモリと各ＤＭＡ制御回路から各メモリ
に対するアクセス制御を行なうアクセス制御回路とから
なるものである。

〔作用〕

ＤＭＡ転送要求が発生すると、この要求はそれぞれのＤ
ＭＡ制御回路に受付けられる。そこで、ＤＭＡ制御回路
は、アドレスレジスタと転送ワードレジスタと連動して
、メモリに対しＤＭＡ転送を行なう。

このＤＭＡ転送が終了すると、ＤＭＡ制御回路はアドレ
スレジスタと転送ワードレジスタと連動して、メモリか
らバスへの転送を行なう。このようＫして、一連ＯＤＭ
Ａ転送が行なわれる。

〔実施例〕

本発明の実施例につき図面を参照して説明する。

図は本発明の一実施例を示すブロック図である。

符号１，３Ｔはバスであり、それぞれアドレスバス幅、
データバス幅、データ転送タイミングが異なシ、それぞ
れのバスには、バスを使用する中央演算処理装置が複数
設けられている。符号５．９はアドレスレジスタ・カウ
ンタであジ、それぞれバス１．３７の転送アドレスを表
示し、転送に伴って、アドレスを増減させる。符号３．
１８もアドレスバスであシ、このバスはアドレスレジス
タ・カウンタ５，９により示されるアドレスを転送する
。符号６．８はワードレジスターカウンタであり、それ
ぞれダイレクトメモリアクセス制御回路ＤＭＡＣ１９、
２４が行なうＤＭＡ転送の転送ワード数を表示し、転送
に伴ってワード数を減らしていく。符号１２．１５もバ
スであシ、ワードレジスタ・カウンタ６，８により表示
される転送ワード数をＤＭＡＣｌ　９　、２４に送る。

符号７はコントロールレジスタであｆｉ、　ＤＭＡＣｌ
　９　、２４が必要とする制御情報を格納する。なお、
アドレスレジスタΦカウンタ５，９、ワードレジスタΦ
カクンタ６．８およびコントは−ルレジスタ７は、それ
ぞれバス１側に設けられた中央演算処理装置により必要
なデータが設定され、またＤＭＡＣ１９、２４と制御信
号用パス１０，１１．１３．１４，１６．１７により接
続されている。さて、ＤＭＡＣ１９、２４はそれぞれパ
ス１側、パス２側のＤＭＡ転送制御を行なう回路である
。符号２６．２７はアドレスバスであり、それぞれＤＭ
ＡＣｌ　９　、２４が出力するメモリ３２．３３に対す
るアドレス金転送する。

符号２８．２９はセレクタであシ、ＤＭＡＣＩ　９　。

２４から出力するアドレスを選択する。符号２２はメ七
り３２．３３のアクセスに関する制御回路ＤＰＭＣであ
り、ＤＭＡＣ１９，２４からメモリ３２゜３３に対して
要求するアクセス要求の競合制御を行なう。なお、ＤＰ
ＭＣ２２は、ＤＭＡＣｌ　９　、２４とは制御信号用バ
ス２１．２３により、ＤＰＭ３２３３とは制御信号用バ
ス３０．３１により接続されている。メモリ３２．３３
は転送データを格納するメモリＤＰＭであシ、ＤＰＭ３
２によりバス１からバス３Ｔに対し、ＤＰＭ３３により
バス３Ｔからバス１に対し、それぞれ転送データを格納
する。

符号３８，３９，４０．４１　はそれぞれ３ステートバ
ツフアであり、これらのバッファの方向を制御信号用バ
ス２０．２５によ）、それぞれＤＭＡＣｌ９．２４に接
続されている。符号２．３６はインタフェース回路であ
シ、バス１，３７との間の各種信号をインタフェースす
る。なお、符号３４゜３５もデータバスであり、ＤＰＭ
３２．３３に接続される。

さて、このように構成した一実施例につきその動作を説
明する。ここでは典壓的な例として、バス１からバス３
７に対するＤＭＡ転送とバス３７からバス１に対するＤ
ＭＡ転送を同時に行なう場合を説明する。バス１側の中
央演算処理装置がアドレスレジスタ争カウンタ５，９お
よびワードレジスタ・カウンタ６．８の各レジスタに対
するデータの設定を終了し、ＤＭＡ転送要求を待ってい
るとする。ここで、バス１側から、バス１からバス３７
に対するＤＭＡ転送要求と、バス３７側から、バス３Ｔ
からバス１に対するＤＭＡ転送要求が同時に発生した場
合、バス１側から発生したＤＭＡ転送要求がＤＭＡＣ１
９に、またバス３Ｔ側から発生したＤＭＡ転送要求がＤ
ＭＡＣ２４に受付けられる。ＤＭＡ　Ｃ１９はアドレス
レジスタ拳カウンタ５とフードレジスタＯカウンタ６と
連動し、バス１９からＤＰＭ３２に対してＤＭＡ転送を
行ない、ＤＭＡＣ２４はアドレスレジスタ・カウンタ９
とワードレジスタφカウンタ８と連動し、バス３７から
ＤＰＭ３３に対してＤＭＡ転送を行なう。そして、各Ｄ
ＭＡ転送が終了すると、今度はＤＭＡＣ２４がアドレス
レジスターカウンタ９とワードレジスタ・カウンタ８と
連動し、ＤＰＭ３２からバス３７に対するＤＭＡ転送を
行い、ＤＭＡＣ１９がアドレスレジスタ・カウンタ５ト
ｒｙ−ドレジスタ拳カウンタ６と連動し、ＤＰＭ３３か
らバス１に対するＤＲＬＡ転送を行なう。

このようにして、バス１側のＤＭＡ転送を行なう回路と
、バス３７側のＤＭＡ転送を行なう回路が連動し、一連
のＤＭＡ転送を行なう。

〔発明の効果〕

本発明によれば、複数のバスに対し、それぞれＤＭＡ転
送を行なう回路ｔ−設け、各回路が連動して各バス間の
ＤＭＡ転送を行ない、また、それぞれ−旦メモリに格納
するので、各バスから同時ＫＤＭＡ転送要求が発生して
も、同時にＤＭＡ転送することができる。また、メモリ
を設けているので、−度に多量のデータをＤＭＡ転送す
ることもでき、しかも各バスに対しては、従来の如くバ
スを占有することもなく、高速のＤＭＡ転送を行なうこ
とができる。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック図である。 １．３７・Φ・・バス、２，３６・ａｓ・バスインター
フェース、３．１Ｂ、２６，２７　　・・・・・アドレ
スバス、４．３４，３５・拳・吻データノ（ｘ、５．９
・壱〇やアドレスレジスタ拳カウンタ、６．８φ・魯・
ワードレジスタ・カウンタ、１０゜１１．１３．１４．
１６．１？、２０，２１．２３．２５゜３０．３１φ・
・・制御信号用バス、１２．１５・・・・転送データ数
を示すバス、１９．２４・・φ−ＤＭＡＣ１２２＠・Ｉ
ＩΦＤＰＭＣ１２８，２９１１１１・・セレクタ、３２
，３３・尋働・ＤＰＭ　　、３８．３９．４Ｑ、４１　
　Φ・＊ｓ３ステートバッファ。

Claims (1)

【特許請求の範囲】
1. 複数のバス間で行なわれるＤＭＡ転送を制御する回路に
   おいて、各バスに対応して独立に設けた２組のアドレス
   レジスタ、転送ワードレジスタおよびＤＭＡ制御回路と
   、この２組に共通に設けた制御情報格納用コントロール
   レジスタと、各ＤＭＡ制御回路からアクセス可能で格納
   するデータが転送方向により固定された２個のメモリと
   、各ＤＭＡ制御回路から各メモリに対するアクセス制御
   を行なうアクセス制御回路とを有するＤＭＡ転送制御回
   路。