JPS6379277A

JPS6379277A - 信号処理回路

Info

Publication number: JPS6379277A
Application number: JP61224458A
Authority: JP
Inventors: Masahiro Honjo; 本城　正博
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-09-22
Filing date: 1986-09-22
Publication date: 1988-04-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ビデオテープレコーダ（以下ＶＴＲと略称す
る）等のＰＬＬ回路に用いられる信号処理回路に関する
ものである。

従来の技術ＶＴＲのＴＢＣ等のディジタル信号処理回路において、
メモリへの書き込みパルスは一般に次のようにつくられ
ている。つまり、水平同期信号やバースト信号を基準に
して得られた基準信号により、メモリのアドレスをリセ
ットするリセットパルスを発生し、さらに基準信号と位
相ロックしたクロックたとえば４　ｆｓ　（ｆｓ”ｊ、
５８ＭＨｚ）をＰＬＬ回路の電圧制御発振器（ＶＣＯと
略す）により発生しメモリへの書き込みクロックとして
いる。

発明が解決しようとする問題点しかし、ＶＴＲの再生時に、上記の構成を有するＰＬＬ
回路を用いた場合、たとえば、ヘッド切換で、大きなス
キューが発生した時、さらに変速再生時のキューレビュ
ーでのヘッド切換点等のヘッドが切換わる区間等では、
基準信号の不連続が生じ、その不連続点においてＰＬＬ
回路が乱され安定点に引き込むまでには、ある時間を要
することになる。その時間を短くするためには、ＰＬＬ
の応答速度を上げれば良いが、上げすぎるとノイズに対
し弱くなるという悪影響が生じるため限界があった。つ
まり基準信号の不連続点以後ＰＬＬ回路が安定に引き込
むまでには一定の時間たとえば、数ＨＭ間（Ｈ−水平走
査用Ｍ）を必要とすることになり、その間のＰＬＬ回路
の出力、つまり書き込みクロック等に用いられるＶＣＯ
の出力は保証されないものであった。

問題点を解決するための手段本発明は、位相比較器の出力をローパスフィルタを通し
、電圧制御発振器に入力し、前記電圧制御発振器の出力
を出力すると同時に１／ｎ分周器（ｎは整数）に入力し
、前記１／ｎ分周器の出力を位相比較器の第２の入力に
入力することにより、前記位相比較器の第１の入力に入
力する第１の入力信号と位相ロックした信号を発生する
ＰＬＬ回路であって、第２の入力信号の情報により、位
相比較器の出力をローパスフィルタに送ることを所定期
間禁止するとともに、第２の入力信号の情報による所定
期間では、位相比較器の出力情報に基づいた電圧を、Ｖ
ＣＯの入力に加えるように構成したものである。

さらに本発明は、第１の入力信号を位相比較器の第１の
入力に入力し、位相比較器の出力を電圧発生回路に入力
すると共に、第１のゲートを通してローパスフィルタに
入力し、電圧発生回路の出力を第２のゲートを通して合
成器へ入力し、ローパスフィルタの出力を合成器に入力
し、合成器の出力を、電圧制御発振器に入力し、電圧制
御発振器の出力を出力すると同時に１／ｎ分周器（ｎは
整数）に入力し、１／ｎ分周器の出力を位相比較器の他
の入力に入力し、第２の入力信号を制御回路に入力し、
制御回路の第１の出力信号により所定期間前記第１のゲ
ートを導通状態から非導通状態にし、さらに、制御回路
の第２の出力信号により所定期間前記第２のゲートを非
導通状態から導通状態にするように構成したものである
。

作用本発明は、上記した構成により、基準信号が不連続にな
った場合でも不連続量だけＶＣＯを略ＩＨ期間発振させ
、かつその時の制御電圧はローパスフィルタを通過させ
ないため略ＩＨ後にはＰＬＬループは安定し、安定した
ＶＣＯの出力が得られるものである。

実施例以下、本発明の信号処理回路の一実施例について、図面
を参照しながら説明する。

第１図は、本発明のブロック図、である。

水平同期信号やバースト信号を基準に形成される基準信
号が、端子１より入力され、位相比較器（以下ＰＣと略
す）ＰＯ２に入力される。ＰＯ２の出力は、ケート３と
ローパスフィルタＬＰＦ４を通して合成器７へ送られる
。一方、ＰＯ２の出力は、電圧発生回路５に送られ、Ｐ
Ｏ２の出力に基づいた電圧がゲート６を通して合成器７
へ送られる０合成器７の出力は、ｖｃｏｓに入力される
。

ＶＣＯ８の出力は出力端子１２に送られると共に１／ｎ
分周器９へ出力される−　　１／ｎ分周器９の出力はＰ
Ｏ２の他の入力へ入力される。

一方、第２の入力信号である不連続信号は端子１１に入
力され制御回路１０に入力される。制御回路１０の出力
はゲート３へ送られ、所定期間ゲート３を導通状態から
非導通状態、つまりＯＮからＯＦＦにする、と共にゲー
ト６へ送られ、ゲート６を所定期間ＯＦＦからＯＮに切
換える。

信号処理回路では、たとえば出力端子１３からの信号は
、メモリのアドレスクリアパルス等に用いられ、出力端
子１２からの信号は、メモリへの書き込みクロックや、
ＣＯＤのクロック等に用いられる。

次に本発明の動作を第２図から第４図の各部の波形図に
基づいて説明する。ここで（ａ）〜Ｔｉｔは第１図の（
ａｌ〜ｆ１＋に対応している。まず、従来のＰＬＬ回路
の応答を第２図に示す。

ヘッド切換信号（ａｌの前後において、基準信号（′ｂ
）は不連続（ｄ、とｄ２の間）となる。この信号ｄ２と
１／ｎ回路の出力（Ｃ）の０２を位相比較すると、ｆｌ
の如き誤差信号が生じる。この誤差信号をＬＰＦ３通す
と（ｅ）の如き信号となりこの電圧に基づいてＶＣＯが
発振し、結局信号価）と１／ｎ回路５の出力ｆｃ）が位
相ロックするように動作する。この従来例においてはＰ
ＬＬ回路が安定に達する家で、約８Ｈかかっていること
を示している。

次に第３図により本発明を説明する。第２の信号である
不連続信号ｔａ＋は制御回路１０に入力される。制御１
１回路ｌＯは不連続信号の変化点を検出し、その点より
一定期間Ｔ１だけ、ゲート３をＯＦＦする信号すと、Ｔ
２期間ゲート６、をＯＮする信号Ｃを出力する。これに
より信号ｄ２と６２を比較することにより大きな誤差信
号ｆ１を発生していたが、信号（ｂ）によりゲート３を
ＯＦＦするため、誤差信号ｆ１は信号りに示す如＜ＬＰ
Ｆ４には送られないことになる。

一方、誤差信号ｆ１の幅のもつ情報を電圧に変換する電
圧発生回路５により一定の電圧ｖ１が発生し、ゲート６
がＯＮするＴ２期間、合成器７へ送られることになる。

つまり、ＶＣＯ８は、（１）に示す如く信号が与えられ
瞬間的に発振周波数が変化するため、次の比較タイミン
グであるｄ３と０、では位相がほとんど合うようにでき
る。ここで、電圧発生回路５の出力は、ＬＰＦを通って
いないため、その影響が後に残ることはない。

ここで、電圧発生回路５はたとえば第４図に示す如くで
ある。正パルスが入力された時、抵抗２１、ダイオード
２２、コンデンサ２３によりパルス幅に応じた正電圧が
バンファ２５にチャージされる。また、負パルスが入力
された時、抵抗２７、ダイオード２８、コンデン、す２
９によりパルス幅に応じた負電圧がバッファ３１にチャ
ージされる。

これらチャージされた電圧はゲート６がＯＮの時に端子
３３より合成器７へ送られるが一垂直期間中には抵抗２
４．３０により放電される。

また、電圧発生回路５はＰＯ２の出力パルス幅に応じた
電圧を出力する回路であるが、たとえば電圧が一定でＰ
Ｏ２の出力パルス幅に応じたパルス幅を出力する回路で
あっても構わない、つまり、ゲート６がＯＮしている間
の出力電圧の積分値が、ＰＯ２の出力パルス幅に応じて
変化すればよいわけである。

また、制御回路８の出力信号すとＣは同一信号であって
も構わない。

また、ＰＯ２，ＶＣＯＢ、　　１／ｎ分周器９等の各ブ
ロックは従来技術で設計できるため、詳細な説明は略す
る。

発明の効果以上の説明から明らかなように、本発明は、位相比較器
の出力をローパスフィルタを通し、電圧制御１発ＢＩＳ
に入力し、電圧制御発振器の出力を出力すると同時に１
／ｎ分周器（ｎは整数）に入力し、１／ｎ分周器の出力
を位相比較器の第２の入力に入力することにより、位相
比較器の第１の入力に入力する第１の入力信号と位相ロ
ックした信号を発生するＰＬＬ回路であって、第２の入
力信号の情報により、位相比較器の出力をローパスフィ
ルタに送ることを所定期間禁止すると共に、第２の入力
信号の情報による所定期間では、位相比較器の出力情報
に基づいた電圧を、■ＣＯの入力に加えることを特徴と
する信号処理回路であり、ヘッド切換時に発生する基準
信号の不連続時にもＰＬＬループが高速に追従しかつ安
定したＰＬＬ出力を得られるものであり、ＶＴＲ等の信
号処理回路に用いることにより大なる効果が得られる。

【図面の簡単な説明】

第１図は、本発明のブロック図、第２図は、従来例の各
部の波形図、第３図は、本発明の各部の波形図、第４図
は、本発明の一部の回路図である。２・・・・・・位相比較器、４・・・・・・ローパスフ
ィルタ、５・・・・・・電圧発生回路、３．６・・・・
・・ゲート、７・・・・・・合成器、８・・・・・・電
圧制御発振器、９・・・・・・１／ｎ分周器、１０・・
・・・・ＩＩ御回路。代理人の氏名　弁理士　中尾敏男　はか１名第　２　図）　３　図（ｈ）７″ ５Ｓ４　　図

Claims

【特許請求の範囲】

（１）位相比較器の出力をローパスフィルタを通し、電
圧制御発振器に入力し、前記電圧制御発振器の出力を出
力すると同時に１／ｎ分周器（ｎは整数）に入力し、前
記１／ｎ分周器の出力を前記位相比較器の第２の入力に
入力することにより、前記位相比較器の第１の入力に入
力する第１の入力信号と位相ロックした信号を発生するＰＬＬ回路であって、第２の入力信号の情報により、前
記位相比較器の出力をローパスフィルタに送ることを所
定期間禁止すると共に、前記第２の入力信号の情報によ
る所定期間では、前記位相比較器の出力情報に基づいた
電圧を、前記ＶＣＯの入力に加えることを特徴とする信
号処理回路。
（２）第１の入力信号は、映像信号の水平同期信号を基
準にして得られた信号であることを特徴とする、特許請
求の範囲第（１）項記載の信号処理回路。
（３）第１の入力信号は、映像信号に存在する、または
付加されたバースト信号を基準にして得られた信号であ
ることを特徴とする、特許請求の範囲第（１）項記載の
信号処理回路。
（４）第２の入力信号は、ヘッド切換信号であることを
特徴とする、特許請求の範囲第（１）項記載の信号処理
回路。
（５）所定期間は、略１水平走査区間であることを特徴
とする、特許請求の範囲第（１）項記載の信号処理回路
。
（６）第１の入力信号を位相比較器の第１の入力に入力
し、前記位相比較器の出力を電圧発生回路に入力すると
共に、第１のゲートを通してローパスフィルタに入力し
、前記電圧発生回路の出力を第２のゲートを通して合成
器へ入力し、前記ローパスフィルタの出力を前記合成器
に入力し、前記合成器の出力を、電圧制御発振器に入力
し、前記電圧制御発振器の出力を出力すると同時に１／
ｎ分周器（ｎは整数）に入力し、前記１／ｎ分周器の出
力を前記位相比較器の他の入力に入力し、第２の入力信
号を制御回路に入力し、前記制御回路の第１の出力信号
により所定期間前記第１のゲートを導通状態から非導通
状態にし、さらに、前記制御回路の第２の出力信号によ
り所定期間前記第２のゲートを非導通状態から導通状態
にすることを特徴とする信号処理回路。
（７）第１の入力信号は、映像信号の水平同期信号を基
準にして得られた信号であることを特徴とする、特許請
求の範囲第（６）項記載の信号処理回路。
（８）第１の入力信号は、映像信号に存在する、または
付加されたバースト信号を基準にして得られた信号であ
ることを特徴とする、特許請求の範囲第（６）項記載の
信号処理回路。
（９）第２の入力信号は、ヘッド切換信号であることを
特徴とする、特許請求の範囲第（６）項記載の信号処理
回路。
（１０）所定期間は、略１水平走査区間であることを特
徴とする、特許請求の範囲第（６）項記載の信号処理回
路。
（１１）制御回路の第１の出力信号と第２の入力信号は
、同一信号であることを特徴とする特許請求の範囲第（
６）項記載の信号処理回路。