JPS6372178A - 半導体レ−ザ装置の製造方法 - Google Patents
半導体レ−ザ装置の製造方法Info
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- JPS6372178A JPS6372178A JP21741686A JP21741686A JPS6372178A JP S6372178 A JPS6372178 A JP S6372178A JP 21741686 A JP21741686 A JP 21741686A JP 21741686 A JP21741686 A JP 21741686A JP S6372178 A JPS6372178 A JP S6372178A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体レーザ装置の製造方法に関するものであ
る。
る。
従来の技、術
半導体レーザの実用化により、コンパクトディスク、ビ
デオディスク等の光学情報処理機器が実現され、普及段
階に入っている。半導体レーザの活性領域付近に流れる
電流を集中させると上記情報処理機器等に決用しやすい
低電流動作などの特性が得られる。活性領域に電流を集
中させる代表的な構造は内部ストライプ型レーザと呼ば
れ、第３図にその断面図を示す。
デオディスク等の光学情報処理機器が実現され、普及段
階に入っている。半導体レーザの活性領域付近に流れる
電流を集中させると上記情報処理機器等に決用しやすい
低電流動作などの特性が得られる。活性領域に電流を集
中させる代表的な構造は内部ストライプ型レーザと呼ば
れ、第３図にその断面図を示す。
以下、図面を参照しながら従来の内部ストライプ型レー
ザについて説明する。第３図において１２はｎ型ＧｔＬ
ムＳ基板、１３はｎ −ＧａムＳバッフ１層、１４はｎ
−Ａｌ１ｙＧ＆ １−ｙＡ５！クラッド層、１６はＡｌ
ｚＧ＆ １−２Ａ！！活性層、１６はｐ−人／７Ｇ＆
１−ｙＡｓクラッド層、１７はｎ−ＧａＡｇブロック層
、１９は＋ ｐ−ＧａＡｓキャップ層、１１はｎ側電極、２１はｐ側
電極である。
ザについて説明する。第３図において１２はｎ型ＧｔＬ
ムＳ基板、１３はｎ −ＧａムＳバッフ１層、１４はｎ
−Ａｌ１ｙＧ＆ １−ｙＡ５！クラッド層、１６はＡｌ
ｚＧ＆ １−２Ａ！！活性層、１６はｐ−人／７Ｇ＆
１−ｙＡｓクラッド層、１７はｎ−ＧａＡｇブロック層
、１９は＋ ｐ−ＧａＡｓキャップ層、１１はｎ側電極、２１はｐ側
電極である。
以上のように構成された内部ストライプ型レーザは通常
２回の結晶成長によって作成される。すなわち、ｎ −
ｅａＡｓ基板１２上にｎ −ＧａＡｓバッフ７層１３、
ｎ−ムＪｙＧ２Ｌ １−ｙＡｓクラッド層１４、ＡＪｚ
Ｇ＆１−ｘＡｓ活性層１５、ｐ−ムｈＧｔＬ１−ｙＡｓ
クラッド層１６、ｎ−ＧａＡｓブ０７り層１７を順
次成長させるのが第１回目成長で、その後上記ｎ−ｅａ
Ａｓブロック層１７を化学エツチングによりストライプ
を形成しｐ−ムｌｙＧ＋Ｌ１ ｙＡｓクラッド層１６を
露出させる。次に第２回目成長としてｐ −人ＪｙＧ２
Ｌ １−ｙ Ａｓクラッド層１９、ｐ−Ｇａ入Ｓキャッ
プ層２ｏを成長させ、ｐ側、ｎ側にオーミック電極を形
成する。ｐ側に（→、ｎ側に（→の電圧をかけると、ｎ
−ＧａＡＳブＣＩツク層１７とｐ−人／１ｙＧａＬ １
−ｙ Ａｓクラッド層１６の界面のｐ−ｎ接合部分だけ
が逆方向に、他は順方向に電圧が加えられ、注入電流は
内部ストライプを通って流れるためストライプ直下の活
性層１６に電流が集中し、その結果低電流動作が実現さ
れる。
２回の結晶成長によって作成される。すなわち、ｎ −
ｅａＡｓ基板１２上にｎ −ＧａＡｓバッフ７層１３、
ｎ−ムＪｙＧ２Ｌ １−ｙＡｓクラッド層１４、ＡＪｚ
Ｇ＆１−ｘＡｓ活性層１５、ｐ−ムｈＧｔＬ１−ｙＡｓ
クラッド層１６、ｎ−ＧａＡｓブ０７り層１７を順
次成長させるのが第１回目成長で、その後上記ｎ−ｅａ
Ａｓブロック層１７を化学エツチングによりストライプ
を形成しｐ−ムｌｙＧ＋Ｌ１ ｙＡｓクラッド層１６を
露出させる。次に第２回目成長としてｐ −人ＪｙＧ２
Ｌ １−ｙ Ａｓクラッド層１９、ｐ−Ｇａ入Ｓキャッ
プ層２ｏを成長させ、ｐ側、ｎ側にオーミック電極を形
成する。ｐ側に（→、ｎ側に（→の電圧をかけると、ｎ
−ＧａＡＳブＣＩツク層１７とｐ−人／１ｙＧａＬ １
−ｙ Ａｓクラッド層１６の界面のｐ−ｎ接合部分だけ
が逆方向に、他は順方向に電圧が加えられ、注入電流は
内部ストライプを通って流れるためストライプ直下の活
性層１６に電流が集中し、その結果低電流動作が実現さ
れる。
発明が解決しようとする問題点
しかしながら上記のように構成された内部ストライプレ
ーザにおいて内部ストライプの形成には、化学エツチン
グ、水洗、レジスト除去、乾燥の各工程があるために、
エツチングによって露出したｐ−ＡｌｙＧａ１ ｙＡｓ
１６面の酸化や汚染といった問題が起こる。この再成
長界面の酸化や不純物による汚染はその後２回目成長を
行ってデバイスを作製した際に微分効率の低下、頭方向
電圧の上昇、負性抵抗の出現などの悪影響をもたらす。
ーザにおいて内部ストライプの形成には、化学エツチン
グ、水洗、レジスト除去、乾燥の各工程があるために、
エツチングによって露出したｐ−ＡｌｙＧａ１ ｙＡｓ
１６面の酸化や汚染といった問題が起こる。この再成
長界面の酸化や不純物による汚染はその後２回目成長を
行ってデバイスを作製した際に微分効率の低下、頭方向
電圧の上昇、負性抵抗の出現などの悪影響をもたらす。
本発明は゛上記欠点に鑑み、ＲＩＥ法又はＲＩＢＩＩＣ
法を用いて、再成長界面での酸化を抑えて２回目成長が
行える半導体レーザ装置の製造方法を提供するものであ
る。
法を用いて、再成長界面での酸化を抑えて２回目成長が
行える半導体レーザ装置の製造方法を提供するものであ
る。
問題点を解決するための手段
上記問題点を解決するために、本発明は導電性基板上に
エピタキシャル成長法により、活性層を含む二重ヘテロ
構造を形成し、前記二重ヘテロ構造の上に前記二重ヘテ
ロ構造の最上層と反対の導電型の層を下層とし、その上
の層とヘテロ接合を形成する二重層を設け、前記二重層
の前記上の層をエツチングしてストライプ状の窓をあけ
、次に前記上の層をマスクとしてドライエッチにより前
記下の層をエツチングした後、エピタキシャル成長法に
よりオーミックコンタクト層を含む多層構造を成長する
ことから構成されている。
エピタキシャル成長法により、活性層を含む二重ヘテロ
構造を形成し、前記二重ヘテロ構造の上に前記二重ヘテ
ロ構造の最上層と反対の導電型の層を下層とし、その上
の層とヘテロ接合を形成する二重層を設け、前記二重層
の前記上の層をエツチングしてストライプ状の窓をあけ
、次に前記上の層をマスクとしてドライエッチにより前
記下の層をエツチングした後、エピタキシャル成長法に
よりオーミックコンタクト層を含む多層構造を成長する
ことから構成されている。
作用
上記のような構成によって、第１回目成長後にストライ
プを形成し、２回目成長を行なう際に、従来の化学エツ
チング後の水洗工程が入らないため、再成長界面の酸化
、汚染を抑え、良好な再成長界面が作製できる。
プを形成し、２回目成長を行なう際に、従来の化学エツ
チング後の水洗工程が入らないため、再成長界面の酸化
、汚染を抑え、良好な再成長界面が作製できる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の実施例における半導体レーザ装置の断
面図を示すものである。第１図において１１はｎ側電極
、１２はｎ型ＧＩＬＡＳ基板、１３はｎ型Ｇａｔｓバッ
フ７層、１４はｎ型Ａ５ｙＧａ１−ｙＡｓクラッド層、
１６はＡＪｚＧ２Ｌ ＋−ＸＡＳ活性層、１６はｐ型ム
１ｙＧａ１−ｙＡｓクラッド層、１７はｎ ｍ Ｇ２Ｌ
ＡＳブロック層、１８は人７ＩｚＧＪ−ｚＡＳマスク層
、１９はｐ型Ａ７！ｙＧａ＋ ｙＡｓクラッド層、２０
はｐ型ＧａＡｓキャップ層、２１はｐ側電極である。
面図を示すものである。第１図において１１はｎ側電極
、１２はｎ型ＧＩＬＡＳ基板、１３はｎ型Ｇａｔｓバッ
フ７層、１４はｎ型Ａ５ｙＧａ１−ｙＡｓクラッド層、
１６はＡＪｚＧ２Ｌ ＋−ＸＡＳ活性層、１６はｐ型ム
１ｙＧａ１−ｙＡｓクラッド層、１７はｎ ｍ Ｇ２Ｌ
ＡＳブロック層、１８は人７ＩｚＧＪ−ｚＡＳマスク層
、１９はｐ型Ａ７！ｙＧａ＋ ｙＡｓクラッド層、２０
はｐ型ＧａＡｓキャップ層、２１はｐ側電極である。
次に本発明の具体的な作製方法について説明する。！ず
ｎ型Ｇ２ＬＡＳ基板１２上にＭＯＣＶＤ法を用いてｎ型
ＧａＡｓバッファ層１３（厚さ０，５．ｃｚｍ）を成長
し、続けてｎ型ＡＪｙＧ２Ｌ１ ｙＡｓクラッド層１４
（ｙ＝ｏ、３．厚さ１．０μｍ）、ＡβｘＧａ１−ｘＡ
Ｓ活性層１ｓ（ｘ＝ 厚さ０．１μｍ）、ｐ型Ａ７
１ｙＧ２Ｌ１ ｙＡＳＡｓクラッド層１６＝ｏ、ａ、厚
さ０．３μｍ）、ｎ型ＧＩＬＡｓブａツク層１了（厚さ
Ｑ、 ８ μｍ ）、Ａ５ｚＧＪ −２Ａｓマスク層１
ａ（ｚ＝ｏ、ｓ、厚さ０．２μｍ）を順次成長させる。
ｎ型Ｇ２ＬＡＳ基板１２上にＭＯＣＶＤ法を用いてｎ型
ＧａＡｓバッファ層１３（厚さ０，５．ｃｚｍ）を成長
し、続けてｎ型ＡＪｙＧ２Ｌ１ ｙＡｓクラッド層１４
（ｙ＝ｏ、３．厚さ１．０μｍ）、ＡβｘＧａ１−ｘＡ
Ｓ活性層１ｓ（ｘ＝ 厚さ０．１μｍ）、ｐ型Ａ７
１ｙＧ２Ｌ１ ｙＡＳＡｓクラッド層１６＝ｏ、ａ、厚
さ０．３μｍ）、ｎ型ＧＩＬＡｓブａツク層１了（厚さ
Ｑ、 ８ μｍ ）、Ａ５ｚＧＪ −２Ａｓマスク層１
ａ（ｚ＝ｏ、ｓ、厚さ０．２μｍ）を順次成長させる。
次にマスク層１８上に５μｍ幅のマスク２２をかけ、第
２図（ａ）化学エツチング（例えばＨ２ＳＯ４：Ｈ２Ｏ
２：Ｈ２Ｏ＝ １： ａ ： １）によってＡ７！ｚＧ
ａ ｊ−２Ａｓマスク層１８を完全に除去し、ストライ
プ状溝を形成する（第２図（ｂ））。その後マスク２２
を除去し、５μｍ幅のストライプ部が除去されたＡ４ｚ
Ｇａ１ｚＡｓマスク層１８を新たなマスクとしてＲＩＢ
法又はＲＩＢＥ法にょシＧａＡｓプロツク層１７をドラ
イエッチする。使用ガスはＣＣＪ２Ｆ２１０ ｓｃｃｍ
、ガス圧０．０６ ｔｏｒｒ 、 ＲＦパワー１００
Ｗである。この条件の下ではＧａＡｓ −Ａ／！Ｇ４Ａ
Ｓの選択エツチングが可能であるため、第２図（Ｃ）の
ようにｎ型ＧＩＬＡＳブロック層１７が選択的にエツチ
ングされ、内部ストライプが形成できる。最後に、再度
Ｍ ＯＣＶ Ｄ 法ＶＣｊ： り ｐｆｆｉＡｊ！ｙＧ
ａ１−ｙＡｇクラッド層１９（ｙ＝ｏ、ｓ、厚さ１．２
μｍ）及びｐ型ＧａＡｓキャップ層２０（厚さ１．ｏμ
ｍ） を成長させてｎ側、ｐ側のオーミック電極１１
．２１を形成する。
２図（ａ）化学エツチング（例えばＨ２ＳＯ４：Ｈ２Ｏ
２：Ｈ２Ｏ＝ １： ａ ： １）によってＡ７！ｚＧ
ａ ｊ−２Ａｓマスク層１８を完全に除去し、ストライ
プ状溝を形成する（第２図（ｂ））。その後マスク２２
を除去し、５μｍ幅のストライプ部が除去されたＡ４ｚ
Ｇａ１ｚＡｓマスク層１８を新たなマスクとしてＲＩＢ
法又はＲＩＢＥ法にょシＧａＡｓプロツク層１７をドラ
イエッチする。使用ガスはＣＣＪ２Ｆ２１０ ｓｃｃｍ
、ガス圧０．０６ ｔｏｒｒ 、 ＲＦパワー１００
Ｗである。この条件の下ではＧａＡｓ −Ａ／！Ｇ４Ａ
Ｓの選択エツチングが可能であるため、第２図（Ｃ）の
ようにｎ型ＧＩＬＡＳブロック層１７が選択的にエツチ
ングされ、内部ストライプが形成できる。最後に、再度
Ｍ ＯＣＶ Ｄ 法ＶＣｊ： り ｐｆｆｉＡｊ！ｙＧ
ａ１−ｙＡｇクラッド層１９（ｙ＝ｏ、ｓ、厚さ１．２
μｍ）及びｐ型ＧａＡｓキャップ層２０（厚さ１．ｏμ
ｍ） を成長させてｎ側、ｐ側のオーミック電極１１
．２１を形成する。
以上のように、本実施例によれば、あらかじめＡＪＣＩ
ＬＡＳ層１８によってマスクを形成しておいて、ＲＩＥ
法の選択エツチングの条件の下でドライエツチングを行
うことによって、ＡＪｙＧａ１ｙＡｇクラッド層１６の
表面が露出した状態から第２回目成長を行う間にレジス
ト除去及び水洗工程を必要とせずに第２回目成長を行う
ことができ、良好な再成長界面が得られる。
ＬＡＳ層１８によってマスクを形成しておいて、ＲＩＥ
法の選択エツチングの条件の下でドライエツチングを行
うことによって、ＡＪｙＧａ１ｙＡｇクラッド層１６の
表面が露出した状態から第２回目成長を行う間にレジス
ト除去及び水洗工程を必要とせずに第２回目成長を行う
ことができ、良好な再成長界面が得られる。
なお、本実施例ではＲＩＥ法を用いたがＦｔｒＢＩＣ法
で行なってもよい。
で行なってもよい。
さらに、本実施例では二重ヘテロ構造に続けて反対の導
電型の層、最上層の２層で横取されていたが、導電型、
混晶の異なる多層構造で構成されていても問題はない。
電型の層、最上層の２層で横取されていたが、導電型、
混晶の異なる多層構造で構成されていても問題はない。
発明の効果
以上のように本発明は二重ヘテロ構造を含む第１回成長
の最上層をマスクとしてドライエツチングを用いて電流
ストライプを形成することによって、従来の化学エツチ
ング時には必要であったレジスト除去、水洗、乾燥工程
なしで第２回目成長を行なうことができる。これら上記
の各工程が不必要であるということは、エツチングによ
って露出したムＪＧ４Ａｇ面に対して、レジスト除去時
の不純物による汚染や、水洗工程における酸化といった
従来の欠点をなくし、良好な再成長界面が得られる。
の最上層をマスクとしてドライエツチングを用いて電流
ストライプを形成することによって、従来の化学エツチ
ング時には必要であったレジスト除去、水洗、乾燥工程
なしで第２回目成長を行なうことができる。これら上記
の各工程が不必要であるということは、エツチングによ
って露出したムＪＧ４Ａｇ面に対して、レジスト除去時
の不純物による汚染や、水洗工程における酸化といった
従来の欠点をなくし、良好な再成長界面が得られる。
第１図は本発明の実施例における半導体レーザ装置の断
面図、第２図（ａ）〜（０）は本発明の実施例における
半導体レーザ装置の作製手頭図、第３図は従来の内部ス
トライプレーザの断面図である。 １１・・・・・・ｎ側電極、１２・・・・・・ｎ凰Ｇｚ
ムＳ基板、１３・・・・・・ｎ型ＧＩＬＡＳバッフ１層
、１４・・・・・・ｎ型ＡＪｙＧ＆１−ｙＡＳクラッド
層、１５−＝ＡｄｘＧＪ ＸＡＳ活性層、１６・・・・
・・ｐ聖人ｌ１ｙＧａ １−ｙＡｓクラッド層、１７・
・・・・・ｎ型Ｇａ Ａｓブロック層、１８・・・・・
・Ａ／ｚＧｉＬ ＋ −ＺＡＳマスク層、１９・・・・
・・ｐ型Ｌ ｌ ｙＧ ＆ １−ｙ Ａ Ｓクラッド層
、２ｏ・・・・・・ｐ型ＧａＡＳキャップ層、２１・・
・・・・ｐ側電極、２２・・・・・・マスク。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
７ −７１４刷１千５１シＫ ｔｚ−ｎ型Ｃνｂｔ欧 ７３−４型Ｇ洲バ介１ ｆ４−ｎ’ｌ Ａの９ａｈクラワ１ １’？ −Ｐ’ｊｌ’（２（ｔａＡｓグラット１２
０−− Ｐ？ ＧａＡｓ ’ｖ−ｒｙ７Ｘど１−Ｐ４別
電も 第２図 とＣ） ／ ７−−− ｎ４ｉｊ’ｌ琶泡 ７２＝ｎ竺ふん答阪 ／３−＝ｎ型ムＡｓバッ）層 １４−？７−型＆ｙｌ賢クプ、ル！ 第 ３
面図、第２図（ａ）〜（０）は本発明の実施例における
半導体レーザ装置の作製手頭図、第３図は従来の内部ス
トライプレーザの断面図である。 １１・・・・・・ｎ側電極、１２・・・・・・ｎ凰Ｇｚ
ムＳ基板、１３・・・・・・ｎ型ＧＩＬＡＳバッフ１層
、１４・・・・・・ｎ型ＡＪｙＧ＆１−ｙＡＳクラッド
層、１５−＝ＡｄｘＧＪ ＸＡＳ活性層、１６・・・・
・・ｐ聖人ｌ１ｙＧａ １−ｙＡｓクラッド層、１７・
・・・・・ｎ型Ｇａ Ａｓブロック層、１８・・・・・
・Ａ／ｚＧｉＬ ＋ −ＺＡＳマスク層、１９・・・・
・・ｐ型Ｌ ｌ ｙＧ ＆ １−ｙ Ａ Ｓクラッド層
、２ｏ・・・・・・ｐ型ＧａＡＳキャップ層、２１・・
・・・・ｐ側電極、２２・・・・・・マスク。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／
７ −７１４刷１千５１シＫ ｔｚ−ｎ型Ｃνｂｔ欧 ７３−４型Ｇ洲バ介１ ｆ４−ｎ’ｌ Ａの９ａｈクラワ１ １’？ −Ｐ’ｊｌ’（２（ｔａＡｓグラット１２
０−− Ｐ？ ＧａＡｓ ’ｖ−ｒｙ７Ｘど１−Ｐ４別
電も 第２図 とＣ） ／ ７−−− ｎ４ｉｊ’ｌ琶泡 ７２＝ｎ竺ふん答阪 ／３−＝ｎ型ムＡｓバッ）層 １４−？７−型＆ｙｌ賢クプ、ル！ 第 ３
Claims (2)
- （１）導電性基板上にエピタキシャル成長法により、活
性層を含む二重ヘテロ構造を形成し、前記二重ヘテロ構
造の上に前記二重ヘテロ構造の最上層と反対の導電型の
層を下層としてヘテロ接合を形成する二重層を設け、前
記二重層のうち上の層をエッチングしてストライプ状の
窓をあけ、次に前記上の層をマスクとしてドライエッチ
により前記二重層のうち下の層をエッチングした後、エ
ピタキシャル成長法によりオーミックコンタクト層を含
む多層構造を成長することを特徴とする半導体レーザ装
置の製造方法。 - （２）エピタキシャル成長法にＭＢＥ法またはＭＯＣＶ
Ｄ法を用いることを特徴とする特許請求の範囲第１項記
載の半導体レーザ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217416A JPH0821752B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体レ−ザ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217416A JPH0821752B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体レ−ザ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372178A true JPS6372178A (ja) | 1988-04-01 |
| JPH0821752B2 JPH0821752B2 (ja) | 1996-03-04 |
Family
ID=16703864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61217416A Expired - Lifetime JPH0821752B2 (ja) | 1986-09-16 | 1986-09-16 | 半導体レ−ザ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821752B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220323A (ja) * | 1985-07-18 | 1987-01-28 | Nec Corp | 半導体素子の製造方法 |
-
1986
- 1986-09-16 JP JP61217416A patent/JPH0821752B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220323A (ja) * | 1985-07-18 | 1987-01-28 | Nec Corp | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821752B2 (ja) | 1996-03-04 |
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