JPS6372162A - 静電誘導型サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特に静電誘導サイリスタ（
３ｔａｔｉｃ　　Ｉ　ｎｄｕｃｔｉｏｎ　　Ｔ　ｈｙｒ
ｉｓｔｏｒ；以下８１サイリスタと略称する）に関する
。

静１！誘導型のトランジスタ及びサイリスタは、従来の
トランジスタないしサイリスタとは別の動作原理に基づ
いた新しい半導体装置であり、その性能の優秀なことに
よって近年特に注目を集めている。

静電誘導トランジスタ（３ｔａｔｉｃ　　ｌ　ｎｄｕｃ
Ｎｏｎ　　Ｔ　ｒａｎｓｉｓｔｏｒ　；以下ＳＩＴと略
称する）は、チャンネル領域内で実質的に電流１ＩｌＩ
ＩＯを行なう真性ゲートからソース電極までの直列抵抗
を飛躍的に減少させた短チヤンネル構造のユニポーラ型
トランジスタで、三極真空管類似の不飽和型電流−電圧
特性を示し得る。原理的には、負帰還作用を起すチャン
ネル内の直列抵抗が非常に小さく、ゲート電圧のみで電
流通路内に電位障壁を形成でき、ゲート電圧とドレイン
電圧とで、この電位障壁を制御できるトランジスタであ
る。従って、チャンネル中に電位障壁が存在し、ソース
側のキャリア密度を無限大と近似できる間は基本的にド
レイン電流はゲート電圧とドレイン電圧に対して指数関
数的に増大するその後の研究開発により、ゲート領域を
順バイアスすることによりゲート領域からの少数キャリ
ア注入を効果的に利用するものなども実現されている。

即ち、直列抵抗の小さい短チヤンネル構造でゲート領域
からソース近傍のチャンネル領域へ少数キャリアを注入
することにより、電位ＰＪＷの引下げとソースからの多
数キャリアの引出しを行なわせ得る。ソースから引出す
キャリアの量が限界に近づけば、バイポーラトランジス
タ同様の飽和特性を示し始める。

これらの原理を応用した８１サイリスタは、基本的にｐ
ｎ（より正しくはｐｉｎもしくはｐ７Ｃｎまたはｐ　ｖ
ｎ　）ダイオードの少なくとも１つの領域内にＳＩＴ同
様のゲート構造を設けたもので、ゲート付ダイオードと
呼ぶべき特性を示す。即ち、従来のｐｎｐｎサイリスタ
が互いに正帰還で作用するｐｎｐ　トランジスタとｎｐ
ｎ　ｉ−ランジスタとの複合構造であると解釈できるの
に対し、Ｓｌサイリスタは、ＳＩＴとダイオードとの複
合構造であると解釈でき、両極性のキャリアが伝導に寄
与する点は同じであるが、両者の動作機構の基本的原理
は異なる。

Ｓｌサイリスタは、ＳＩＴ同様高入力インピーダンス、
高速大電流動作等の利点を有するがその性能は未だ改善
される可能性が大きい。

本発明の目的は、改良された構造を有し特に大電流動作
に適したＳｌサイリスタを提供することにある。

本発明の１実施例によれば、第２の導電型のゲート領域
に囲まれた第１の導電型のチャンネル領域のうち、その
中央部の不純物密度が外側部分の不純物密度より低く設
定されている。この構成によりゲート領域に囲まれたチ
ャンネル領域を空乏層化すると中央部の不純物密度の低
い所ではイオン化する電荷が少ないため比較的平坦な電
位プロフィルを有し、外側部分はイオン化する電荷が多
いため比較釣魚な電位プロフィルを有する。従って、空
乏層によって形成される電位障壁を制御して一方の主電
極から他方の主電極へ電荷を輸送させる時、電位の低い
実効的チャンネルとなるべき部分の幅が広くなる。この
ため、同一のゲート間距離の構造において、最大許容電
流が大きくできる。

以下図面を参照して本発明の実施例に沿って説明する。

なお図面中、同一番号は対応する部分を示すが、寸法は
任意であり、部分的に誇張しである。理解を容易にする
ため、本発明の実施例に先立って、従来のＳｔサイリス
タを説明する。

従来の表面型接合ゲート８１サイリスタの１例を第１図
（ａ）、（ｂ）に示す。（ａ）は断面図、（ｂ）は上面
図である。第１図（ａ　）の断面図において、ｐ＋＋シ
リコン基板１１の上にｎ−型領域（エピタキシャル層）
１３が形成されている。ｎ−型基板にｐ＋型領領域設け
てもよいことは自明であろう。これが基本的なｐ千〇−
ダイオード構造を形成する、ｎ−型領域１３の上部に浅
いｎ　型領域１２と比較的深いｐ十型頭滅１４とが拡散
、イオン打込、ないしは選択エッチ・選択成長などで形
成されている。即ち、ｐ＋ｎ−ダイオードの陰極領域で
あるｎ−型領域１３内にドレイン構造を簡略化したＳＩ
ＴＩＭ造が形成されている。ｎ＋型領領域１２、ｎチャ
ンネルＳＩＴのソースであり、Ｓｔサイリスタの陰極と
なっている。ｐ＋型領領域１４、ｎチャンネルＳＥＴの
ゲート領域であり、Ｓｌサイリスタのゲート領域となっ
ている。

ｐ＋＋ゲート領域１４は、熱処理工程等による不純物密
度の再分布、結晶内の歪の発生等によって装置の性能に
悪影響を与えない範囲でできるだけ低抵抗率となるよう
に高い不純物密度を有するのが望ましい。ｐ十型ゲート
領域１４にはさまれた、チャンネル領域となるｎ−型領
域１３′は所定の動作条件の下でゲート領域との境界（
ｐｎ接合面〉から延びる空乏層がチャンネル領域を横断
して電位ｐＪ壁を形成できるような幅と不純物密度を有
するように選ばれる。不純物密度は、通常１０　ないし
ｉ　ｏ　１５　ｃｍ−２の範囲内で選択される。ｐ十型
頭ｔ１１４とｐ＋、型領域１１との間のｎ−型領域の不
純物密度と厚さとは主として順方向阻止電圧を考慮して
設定される。

ｐ　型領域１１、ｎ十型領域１２、ｐ　型領域１４の上
にはアルミニウム、モリブデン、他の金属やポリシリコ
ン等の材料から成る低抵抗率の電極２１．２２．２４が
それぞれ設けられ、電極のない表面は酸化膜、窒化膜、
その他の絶縁膜や絶縁複合膜から成る保護Ｉｌ！１５が
設けられている。ｎ十型ソース領域１２、ｐ＋型ゲート
領域１４は、電流値を大きくするように図中垂直方向に
細長く延在している。又チャンネル数を多くすることに
よっても大電流化がはかられている。第１図（ｂ）に簡
略化した上面図を示す。

電極２２．２４は互いに対向した櫛形をしており、櫛の
歯の部分でそれぞれソース領域１２、ゲート領域２４に
電気的に接続されている。

最も外側の２つを除き各ゲート領域１４は、それぞれの
両側のチャンネルに共通であり、対向する２つのゲート
領域１４が１つのチャンネル領域１３　を規定している
。

ゲート領域１４とチャンネル領域１３′との間の作りつ
け電位を含むゲート電圧によってチャンネル領域１３′
が空乏化している（ピンチオフしている）場合のゲート
・ゲート間の電子に対するポテンシャル分布を第１図（
Ｃ）に示す。ゲート領域１４の不純物密度はチャンネル
領域の不純物密度に比べ非常に高いのでゲート領域１４
内には電位勾配はないと近似できる。

チャンネル領域１３内に形成される電位勾配の傾きはチ
ャンネル領域の不純物密度に依存し、不純物密度が高け
れば急になり、低ければゆるくなる。ソース領域から陽
極領域に向う電子は、そのほとんどが電位勾配の最も低
い部分１３　を通って流れる。

陰極となるソース領域１２と陽極となるｐ＋領域１１と
の間に順方向電圧が印加されている時の周領域間の電子
に対するポテンシャル分布を第１図（ｄ　）に示す。

チャンネル領域１３′内では、ゲート電位の影響でポテ
ンシャルが持ち上げられており、鞍部形・状を形成して
いる。鞍部点の電位、即ち電位障壁Ｖ−がゲート電位で
制御されて電子による電流を制御する。、ｌ！ｊＩ極に
存在するホールはこの図では高いポテンシャルの所程到
達し易いが、陽極前面にｐ＋　ｎ−接合のポテンシャル
障壁が残る間は１３に入り込まずに、阻止されている。

電位障壁■Ｑが熱エネルギと同程度以下になれば多缶の
電子がソース領域１２から陽極領域１１に向って流れる
。

ｎ−型頭［１３とｐ＋型陽極領域１１との間のｐｎ接合
により生じているホールの障壁部に、流れ込んだ電子が
蓄積し、結果的に負に帯電することからホールに対する
障壁が消滅し、陽極のｐ＋領領域らホールが注入され、
速やかにオン状態になる。このようにしてｐｎ接合にお
ける電位障壁が消滅すると、ｐ＋型陽極領域から多量の
正孔がｎ−型領域１１へ流れ込む。正孔に対する電位分
布は電子に対する電位分布を高低反転したものであるの
で、注入された多量の正孔は電子と逆方向へ流れる。

ｐ　型ケート領域１４は、正孔に対してはチャンネル領
域と同等程度ないしいく分低いポテンシャルを有するの
で電子正孔の相互作用があっても正孔の１部はゲート領
域に流れる。電流を切る場合は、ｐ＋型ゲート領域１４
を逆バイアスする。すると、電位障壁Ｖ□が大きくなり
、電子流を遮断する。

このとき陰極陽極間が電気的に切り離されるが、ｎ−型
領域１３内に存在する正孔がポテンシャルの下げられた
ｐ＋型ゲート領域１４に流れ込み、真性ゲートとｐ＋型
陽極領域の間のｎ−型領域に正孔が存在しなくなると電
流は遮断される。

第２図（ａ　）に本発明の１実施例である改良されたＳ
Ｉサイリスタを示す。簡単の為、図には１チャンネル分
のみが示されている。本実施例ではソースを取り囲んで
超低不純物密度のｎ−型領域１９を形成し、ｎ−型頭１
１１９に隣接して比較的不純物密度が高く、陰極・陽極
方向の厚さが薄いｎ型領域２０を設けである。ｎ＝型領
域１９は不純物密度が低いので基本的に比較的平坦な電
位プロフィルを示し、陽極側のｎ領域２０の電位分布の
影響で変形される。結果として得られる電位プロフィル
は全チャンネル領域が同一不純物密度の領域で形成され
た場合とは異なっている。

ｎ領域２０内では第２図（ｂ）に示すように陰極ＷＡＦ
ｎ方向で比較釣魚な電位勾配が形成され、陰極から電位
障壁を越えて陽極に向う電子を強く加速する電界を生じ
る。真性ゲートがソース領域１２と隣接したｎ−型領域
１９に形成され、真性ゲートを通過した電子は強く加速
されるので電子の走行時間が短くなりサイリスタのター
ンオンが速い。本実施例では比較的不純物密度の高いｎ
領ＶＬ２０がｐ＋型ゲート領域をも覆うように構成され
ているので順方向素子電圧も改善される。即ち、ゲート
・陽極間のバンチスルーが起りに（い。ｐ　型ケートｗ
４ｇ１４はｎ型領域２０に部分的に入り込んでいてもよ
いし、いく分離れていてもよい。ソース・ゲート間耐圧
が向上すること、ソース・ゲート間容量が低下すること
もこの構造のサイリスタの特性を向上させる。

以上本発明を縦型平面接合ゲート構造の８１サイリスタ
で説明したが本発明は横型でも、切り込みゲート型でも
、絶縁ゲート型あるいはショットキーゲート型でも適用
できる。切り込みゲート型の例を第３図に示す。第３図
では、ｐ士型ゲート領域１４の周囲をｎ型領域３０が囲
み、ｎ＋型ソース領域に接するｎ−型領域１９がチャン
ネルを形成する領域となっていて、さらに高速化のため
のｎ型頭１ｉｔ１２０が設けられ、ｎ＋型ソース領域１
２がチャンネル中に突起する形状を有している。図中、
１５′は厚い絶縁膜を示す。

なお、上記実施例のさまざまな変形や組み合わせが可能
であることは自明であろう。

以上述べたように本発明によるＳＩサイリスタはチャン
ネル領域に不純物勾配を設けることによりキャリアの加
速電界をつくり、スイッチング速度を改善している。反
対導電型のゲート領域を不純物密度が比較的高い領域で
囲んだ場合はゲート電流を減少し、順方向阻止電圧を高
めるのに有効である。

【図面の簡単な説明】

第１図（ａ）乃至（ｄ　）は従来のＳ■サイリスタの断
面図、上面図、横方向及び縦方向のポテンシャル分布図
、第２図（ａ）及び（ｂ）は本発明の実施例の８１サイ
リスタの断面図と縦方向ポテンシャル分布図、第３図は
本発明の他の実施例の断面図である。 １１・・・アノード領域、１２・・・カソード領域、１
３・・・ｎ−型（第３の）半導体領域、１４・・・ゲー
ト領域、１９・・・ロー型（第１の）半導体領域、２０
・・・ｎ型（第２の）半導体領域 （久　少 （ｋ）） −１図 （Ｑ）　　　　　　　（ＣＬ） なグ図 Ｓ２シ ＩＥ３ａ

Claims (1)

【特許請求の範囲】
1. （１）第１の導電型・高不純物密度のカソード領域と、
   第２の導電型・高不純物密度のアノード領域と、前記カ
   ソード領域に接し、チャンネルを内部に形成する第１導
   電型・低不純物密度の第１の半導体領域と、前記カソー
   ド領域に隣接し、前記チャンネルを流れる主電流を制御
   するための第２導電型のゲート領域と、前記第１の半導
   体領域及び前記アノードに面する側の前記ゲート領域に
   接し、前記主電流が横切って流れる第１導電型かつ不純
   物密度が第１の半導体領域とカソード領域の中間である
   第２の半導体領域と、前記第２の半導体領域に接し、ア
   ノード領域に達する第１導電型かつ第２の半導体領域よ
   りも低い不純物密度の第３の半導体領域とを少なくとも
   備えることを特徴とする静電誘導サイリスタ。