JPS6362911B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特に静電誘導サイ
リスタ（Static Induction Thyristor；以下SIサ
イリスタと略称する）に関する。

静電誘導型のトランジスタ及びサイリスタは、
従来のトランジスタないしサイリスタとは別の動
作原理に基づいた新しい半導体装置であり、その
性能の優秀なことによつて近年特に注目を集めて
いる。

静電誘導トランジスタ（Static Induction
Transistor；以下SITと略称する）は、チヤンネ
ル領域内で実質的に電流制御を行なう真性ゲート
からソース電極までの直列抵抗を飛躍的に減少さ
せた短チヤンネル構造のユニポーラ型トランジス
タで、三極真空管類似の不飽和型電流−電圧特性
を示し得る。原理的には、負帰還作用を起すチヤ
ンネル内の直列抵抗が非常に小さく、ゲート電圧
のみで電流通路内に電位障壁を形成でき、ゲート
電圧とドレイン電圧とで、この電位障壁を制御で
きるトランジスタである。従つて、チヤンネル中
に電位障壁が存在し、ソース側のキヤリア密度を
無限大と近似できる間は基本的にドレイン電流は
ゲート電圧とドレイン電圧に対して指数関数的に
増大する。

その後の研究開発により、ゲート領域を順バイ
アスすることによりゲート領域からの少数キヤリ
ア注入を効果的に利用するものなども実現されて
いる。即ち、直列抵抗の小さい短チヤンネル構造
でゲート領域からソース近傍のチヤンネル領域へ
少数キヤリアを注入することにより、電位障壁の
引下げとソースからの多数キヤリアの引出しを行
なわせ得る。ソースから引出すキヤリアの量が限
界に近づけば、バイポーラトランジスタ同様の飽
和特性を示し始める。

これらの原理を応用したSIサイリスタは、基本
的にpn（より正しくはpinもしくはpπnまたはpνn）
ダイオードの少なくとも１つの領域内にSIT同様
のゲート構造を設けたもので、ゲート付ダイオー
ドと呼ぶべき特性を示す。即ち、従来のpnpnサ
イリスタが互いに正帰還で作用するpnpトランジ
スタとnpnトランジスタとの複合構造であると解
釈できるのに対し、SIサイリスタは、SITとダイ
オードとの複合構造であると解釈でき、両極性の
キヤリアが伝導に寄与する点は同じであるが、両
者の動作機構の基本的原理は異なる。

SIサイリスタは、SIT同様高入力インピーダン
ス、高速大電流動作等の利点を有するがその性能
は未だ改善される可能性が大きい。

本発明の目的は、改良された構造を有し特に大
電流動作に適したSIサイリスタを提供することに
ある。

本発明の１実施例によれば、第２の導電型のゲ
ート領域に囲まれた第１の導電型のチヤンネル領
域のうち、その中央部の不純物密度が外側部分の
不純物密度より低く設定されている。この構成に
よりゲート領域に囲まれたチヤンネル領域を空乏
層化すると中央部の不純物密度の低い所ではイオ
ン化する電荷が少ないため比較的平坦な電位プロ
フイルを有し、外側部分はイオン化する電荷が多
いため比較的急な電位プロフイルを有する。従つ
て、空乏層によつて形成される電位障壁を制御し
て一方の主電極から他方の主電極へ電荷を輸送さ
せる時、電位の低い実効的チヤンネルとなるべき
部分の幅が広くなる。このため、同一のゲート間
距離の構造において、最大許容電流が大きくな
る。

以下図面を参照して本発明の実施例に沿つて説
明する。

なお図面中、同一番号は対応する部分を示す
が、寸法は任意であり、部分的に誇張してある。
理解を容易にするため、本発明の実施例に先立つ
て、従来のSIサイリスタを説明する。

従来の表面型接合ゲートSIサイリスタの１例を
第１図ａ，ｂに示す。ａは断面図、ｂは上面図で
ある。第１図ａの断面図において、p⁺型シリコ
ン基板１１の上にn^-型領域（エピタキシヤル層）
１３が形成されている。n^-型基板にp⁺型領域を
設けてもよいことは自明であろう。これが基本的
なp⁺n^-ダイオード構造を形成する、n^-型領域１
３の上部に浅いn⁺型領域１２と比較的深いp⁺型
領域１４とが拡散、イオン打込、ないしは選択エ
ツチ・選択成長などで形成されている。即ち、
p⁺n^-ダイオードの陰極領域であるn^-型領域１３
内にドレイン構造を簡略化したSIT構造が形成さ
れている。n⁺型領域１２は、ｎチヤンネルSITの
ソースであり、SIサイリスタの陰極となつてい
る。p⁺型領域１４は、ｎチヤンネルSITのゲート
領域であり、SIサイリスタのゲート領域となつて
いる。p⁺型ゲート領域１４は、熱処理工程等に
よる不純物密度の再分布、結晶内の歪の発生等に
よつて装置の性能に悪影響を与えない範囲ででき
るだけ低抵抗率となるように高い不純物密度を有
するのが望ましい。p⁺型ゲート領域１４にはさ
まれた、チヤンネル領域となるn^-型領域１３′は
所定の動作条件の下でゲート領域との境界（pn
接合面）から延びる空乏層がチヤンネル領域を横
断して電位障壁を形成できるような幅と不純物密
度を有するように選ばれる。不純物密度は、通常
10¹⁰ないし10¹⁶cm^-3の範囲内で選択される。p⁺型
領域１４とp⁺型領域１１との間のn^-型領域の不
純物密度と厚さとは主として順方向阻止電圧を考
慮して設定される。

p⁺型領域１１、n⁺型領域１２、p⁺型領域１４
の上にはアルミニウム、モリブデン、他の金属や
ポリシリコン等の材料から成る低抵抗率の電極２
１，２２，２４がそれぞれ設けられ、電極のない
表面は酸化膜、窒化膜、その他の絶縁膜や絶縁複
合膜から成る保護膜１５が設けられている。n⁺
型ソース領域１２、p⁺型ゲート領域１４は、電
流値を大きくするように図中垂直方向に細長く延
在している。又チヤンネル数を多くすることによ
つても大電流化がはかられている。第１図ｂに簡
略化した上面図を示す。

電極２２，２４は互いに対向した櫛形をしてお
り、櫛の歯の部分でそれぞれソース領域１２、ゲ
ート領域２４に電気的に接続されている。最も外
側の２つを除き各ゲート領域１４は、それぞれの
両側のチヤンネルに共通であり、対向する２つの
ゲート領域１４が１つのチヤンネル領域１３′を
規定している。

ゲート領域１４とチヤンネル領域１３′との間
の作りつけ電位を含むゲート電圧によつてチヤン
ネル領域１３′が空乏化している（ピンチオフし
ている）場合のゲート・ゲート間の電子に対する
ポテンシヤル分布を第１図ｃに示す。ゲート領域
１４の不純物密度はチヤンネル領域の不純物密度
に比べ非常に高いのでゲート領域１４内には電位
勾配はないと近似できる。

チヤンネル領域１３内に形成される電位勾配の
傾きはチヤンネル領域の不純物密度に依存し、不
純物密度が高ければ急になり、低ければゆるくな
る。ソース領域から陽極領域に向う電子は、その
ほとんどが電位勾配の最も低い部分１３″を通つ
て流れる。

陰極となるソース領域１２と陽極となるp⁺領
域１１との間に順方向電圧が印加されている時の
両領域間の電子に対するポテンシヤル分布を第１
図ｄに示す。

チヤンネル領域１３′内では、ゲート電位の影
響でポテンシヤルが持ち上げられており、鞍部形
状を形成している。鞍部点の電位、即ち電位障壁
V^* _Gがゲート電位で制御されて電子による電流を
制御する。陽極に存在するホールはこの図では高
いポテンシヤルの所程到達し易いが、陽極前面に
p⁺n^-接合のポテンシヤル障壁が残る間は１３に
入り込まずに、阻止されている。電位障壁V^* _Gが
熱エネルギと同程度以下になれば多量の電子がソ
ース領域１２から陽極領域１１に向つて流れる。

n^-型領域１３とp⁺型陽極領域１１との間のpn
接合により生じているホールの障壁部に、流れ込
んだ電子が蓄積し、結果的に負に帯電することか
らホールに対する障壁が消滅し、陽極のp⁺領域
からホールが注入され、速やかにオン状態にな
る。このようにしてpn接合における電位障壁が
消滅すると、p⁺型陽極領域から多量の正孔がn^-
型領域１１へ流れ込む。正孔に対する電位分布は
電子に対する電位分布を高低反転したものである
ので、注入された多量の正孔は電子と逆方向へ流
れる。

p⁺型ゲート領域１４は、正孔に対してはチヤ
ンネル領域と同等程度ないしいく分低いポテンシ
ヤルを有するので電子正孔の相互作用があつても
正孔の１部はゲート領域に流れる。電流を切る場
合は、p⁺型ゲート領域１４を逆バイアスする。
すると、電位障壁V^* _Gが大きくなり、電子流を遮
断する。

このとき陰極陽極間が電気的に切り離される
が、n^-型領域１３内に存在する正孔がポテンシ
ヤルの下げられたp⁺型ゲート領域１４に流れ込
み、真性ゲートとp⁺型陽極領域の間のn^-型領域
に正孔が存在しなくなると電流は遮断される。

第２図ａに本発明の１実施例である改良された
SIサイリスタを示す。簡単の為、図には１チヤン
ネル分のみが示されている。本実施例ではソース
を取り囲んで超低不純物密度のn^--型領域１９を
形成し、n^--型領域１９に隣接して比較的不純物
密度が高く、陰極・陽極方向の厚さが薄いｎ型領
域２０を設けてある。n^--型領域１９は不純物密
度が低いので基本的に比較的平坦な電位プロフイ
ルを示し、陽極側のｎ領域２０の電位分布の影響
で変形される。結果として得られる電位プロフイ
ルは全チヤンネル領域が同一不純物密度の領域で
形成された場合とは異なつている。

ｎ領域２０内では第２図ｂに示すように陰極陽
極方向で比較的急な電位勾配が形成され、陰極か
ら電位障壁を越えて陽極に向う電子を強く加速す
る電界を生じる。真性ゲートがソース領域１２と
隣接したn^--型領域１９に形成され、真性ゲート
を通過した電子は強く加速されるので電子の走行
時間が短くなりサイリスタのターンオンが速い。
本実施例では比較的不純物密度の高いｎ領域２０
がp⁺型ゲート領域をも覆うように構成されてい
るので順方向素子電圧も改善される。即ち、ゲー
ト・陽極間のパンチスルーが起りにくい。p⁺型
ゲート領域１４はｎ型領域２０に部分的に入り込
んでいてもよいし、いく分離れていてもよい。ソ
ース・ゲート間耐圧が向上すること、ソース・ゲ
ート間容量が低下することもこの構造のサイリス
タの特性を向上させる。

以上本発明を縦型平面接合ゲート構造のSIサイ
リスタで説明したが本発明は横型でも、切り込み
ゲート型でも、絶縁ゲート型あるいはシヨツトキ
ーゲート型でも適用できる。切り込みゲート型の
例を第３図に示す。第３図では、p⁺型ゲート領
域１４の周囲をｎ型領域３０が囲み、n⁺型ソー
ス領域に接するn^--型領域１９がチヤンネルを形
成する領域となつていて、さらに高速化のための
ｎ型領域２０が設けられ、n⁺型ソース領域１２
がチヤンネル中に突起する形状を有している。図
中、１５′は厚い絶縁膜を示す。

なお、上記実施例のさまざまな変形や組み合わ
せが可能であることは自明であろう。

以上述べたように本発明によるSIサイリスタは
チヤンネル領域に不純物勾配を設けることにより
キヤリアの加速電界をつくり、スイツチング速度
を改善している。反対導電型のゲート領域を不純
物密度が比較的高い領域で囲んだ場合はゲート電
流を減少し、順方向阻止電圧を高めるのに有効で
ある。

【図面の簡単な説明】

第１図ａ乃至ｄは従来のSIサイリスタの断面
図、上面図、横方向及び縦方向のポテンシヤル分
布図、第２図ａ及びｂは本発明の実施例のSIサイ
リスタの断面図と縦方向ポテンシヤル分布図、第
３図は本発明の他の実施例の断面図である。 １１…アノード領域、１２…カソード領域、１
３…n^-型（第３の）半導体領域、１４…ゲート
領域、１９…n^--型（第１の）半導体領域、２０
…ｎ型（第２の）半導体領域。

Claims (1)

【特許請求の範囲】
1. １ 第１の導電型・高不純物密度のカソード領域
   と、第２の導電型・高不純物密度のアノード領域
   と、前記カソード領域に接し、チヤンネルを内部
   に形成する第１導電型・低不純物密度の第１の半
   導体領域と、前記カソード領域に隣接し、前記チ
   ヤンネルを流れる主電流を制御するための第２導
   電型のゲート領域と、前記第１の半導体領域及び
   前記アノードに面する側の前記ゲート領域に接
   し、前記主電流が横切つて流れる第１導電型かつ
   不純物密度が第１の半導体領域とカソード領域の
   中間である第２の半導体領域と、前記第２の半導
   体領域に接し、アノード領域に達する第１導電型
   かつ第２の半導体領域よりも低い不純物密度の第
   ３の半導体領域とを少なくとも備えることを特徴
   とする静電誘導サイリスタ。