JPS6366958A - 半導体用リ−ドフレ−ムとその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は半導体用リードフレームとその製造法に関し、
特にサーマルストレスを緩和して半導体素子の信頼性を
高めたものである。

〔従来の技術〕

一般に半導体は第３図に示すように半導体素子（ａ）を
搭載するタブ部（１）と、搭載した素子（ａ）の電極部
と電気接続するリード部（２）を設けたリードフレーム
を用い、タブ部（１）に搭載した素子（ａ）の電極部と
リード部（２）の先端とをワイヤー等により結線し、し
かる後にレジンやセラミック等を用いて封止している。

リードフレームには導電性（放熱性）の優れたＣｕ又は
Ｃｕ合金の板条体からプレスやエツチングにより８扱い
たものが用いられている。

〔発明が解決しようとする問題点〕

リードフレームと素子は別物質のため、温度変化により
不可避的にサーマルストレスが発生する。このため素子
にはクランクが発生したり、クラックに至らなくても素
子へのストレスが素子の動作に有害に働く。特に３ｉ素
子とＣｕ製フレームを用いた半導体では、素子とフレー
ムの間に大きな熱膨張率の差があるので、素子に引張り
又は圧縮力が働き、パッシベーション膜のクラック、更
には素子のクランクとなる。

タブと素子の接合には金属鑞や接着剤などの接合剤が用
いられるので、接合剤によっては一部ストレスを緩和す
ることができるが、これでは不十分であり、素子サイズ
の拡大や半導体素子の信頼性の上で大きな障害となって
いる。このため素子と熱膨張率の可及的に近似した全屈
てリードフレームを形成することが行なわれ、３ｉ素子
に対してはＦｅ−４２％Ｎｉ合金やＦｅ−２９％Ｎｉ−
１７％ＣＯ合金が利用されている。

しかしこれ等は高価であるばかりか、放熱性が著しく劣
り、素子の温度上昇をまねき、半導体素子の信頼性を低
下する。

このため半導体素子の信頼性を総合的に向上できるリー
ドフレームとして、サーマルストレスを緩和し、放熱性
・電気伝導性も高く、素子の大型化、多端子化に対応で
きる精密なパターンに応え得るものが望まれている。

〔問題点を解決するための手段〕

本発明はこれに鑑み種々検討の結果、サーマルストレス
を緩和し、半導体素子として信頼性を高めることができ
る半導体用リードフレームとその製造法を開発したもの
である。

本発明リードフレームの一つは、半導体素子を搭載する
タブ部と、搭載した素子の電極部と電気接続するリード
フレームにおいて、タブ部の厚さをリード部の厚さより
薄くしたことを特徴とするものである。

本発明リードフレームの他の一つは、半導体素子を搭載
するタブ部と、搭載した素子の電極部と電気接続するリ
ード部を設けたリードフレームにおいて、タブ部の厚さ
をリード部の厚さより薄くし、タブ部の表面に穴を形成
するか又は／及びタブ部周辺に切欠きを形成したことを
特徴とするものである。

また本発明製造法は、半導体素子を搭載するタブ部と、
搭載した素子の電極部と電気接続するリード部を設けた
リードフレームの製造において、リードフレーム用基板
に、タブ部片面を除いてリードフレームパターンを焼付
けるレジスト処理を施し、しかる後エツチング処理し、
タブ部の厚さをリード部の厚さより薄くすることを特徴
とするものである。

即ち本発明リードフレームの一つは、第１図（イ）、（
ロ）に示すようにタブ部（１）の厚さをリード部（２）
の厚さより薄くしたもので、（イ）図はタブ部（１）の
上面をリード部（２）の上面と一致させたものであり、
（ロ）はタブ部（１）の下面をリード部（２）の下面と
一致させたものである。

また本発明リードフレームの他の一つは、第２図（イ）
、（ロ）、（ハ）に示すようにタブ部（１）の表面に穴
（３）をあけるか又は／及びタブ部（１）の周辺に切欠
（４）を形成したもので、（イ）図はタブ部（１）の表
面に４個の穴をあけた例を示し、（ロ）図はタブ部（１
）の周辺に４個の切欠（４）を設けた例を示し、（ハ）
図はタブ部（１）表面に穴（３）をあけると共にタブ部
（１）周辺に切欠（４）を設けた例を示す。

リード部の厚さは通常０．１〜ｏ、ｓｍｍであり、タブ
部はこれより薄く、特にリード部の３７４以下、望まし
くは１７２以下とする。

本発明リードフレームはエツチング法により製造するこ
とが有利であり、フレーム用基板の両面にレジストを塗
布してから写真法でフレームパターンを焼付ける。レジ
ストによりポジ又はネガパターンを用いることができる
。これを現像してからＦｅＣｌ３．アルカリ液などのエ
ツチングを行なう。

本発明リードフレームを最も有利に製造するには、上記
エツチング法において、リードフレーム用基板に、タブ
部の片面を除いてリードフレームパターンを焼付けるレ
ジスト処理を施し、しかる後エツチング処理し、タブ部
の一方の面をエツチングしてタブ部の肉厚をリード部の
肉厚より薄くする。タブ部の肉厚は両面へのエツチング
液の噴射量やエツチング時間により調整する。

（作　用〕 本発明リードフレームはタブ部を薄肉化することにより
、素子に負荷されるストレスを軽減するもので、素子と
タブ部間に不可避的に発生するサーマルストレスを軽減
し、素子の信頼性を向上する。３ｉ素子（熱膨張率３　
Ｘ　１０−６　／’Ｃ）に対し、熱膨張率が１５〜２０
Ｘ　１０−６　／’Ｃと大きなＣｕやＡ１等の高伝熱性
金属を用いてもサーマルストレスを軽減できるので、高
い放熱性を有するフレームの使用が可能となり、素子の
総合的な信頼性を向上することができる。

タブ部の厚さは実用上リード部の厚さの３７４以下、望
ましくは１７２以下であり、過剰に薄いと作業工程にお
いて変形等の不都合や放熱性の低下をきたすため、通常
はリード部の厚さの１７４以上とすることが望ましい。

またタブ部に穴をあけたり、切欠きを形成することはス
トレスの軽減に有用であり、何れもタブ部の機械的強度
に不都合をきたさない範囲内で大きい程有効である。実
用上穴の面積の総和はタブ部の面積の１７１０以上、特
に１７５〜３／４とすることが望ましい。また切欠きの
長さは長いほど有効でおるが、サーマルストレスはタブ
部の周辺で極大化するので、過剰な長さはより大きな効
果が得られず、逆にタブ部の強度上望ましくない。通常
はタブ部の長さの１７２０〜１７４位がよい。穴。

切欠きともにタブ部表面に平均的又は対称に分布して形
成することが有効でおる。

本発明リードフレームは上記の如く薄肉タブ、更にはこ
れに穴や切欠きを形成したものであるが、これ等は何れ
もエツチング法により１工程で処理できるので、生産性
に優れている。

〔実施例〕

厚さ０．２＃のＣｕ−２％５ｎ−０，１５％Ｏｒ合金条
より、ＦｅＣ１ｚを用いた下記エツチングによってタブ
部１８＃角、６８ピンの４方向フレームを成型した。

（１）上面のタブ部パターンを欠いたフレームパターン
をフォートレジスト処理し、両面を等速エツチングして
第１図（ロ）に示す本発明フレームＮα１を作成した。

リード部とタブ部の厚さの比は約２＝１で必った。

（２）上記（１）において、第２図（イ）に示すように
タブ部に４ｍ角の摸き穴を４個有するタブ部パターンを
エツチングして本発明フレームＮｏ、　２を作成した。

穴はタブ部端辺より２＃の位置に形成した。

（３）上記（１）において、第２図（ロ）に示すように
タブ部周辺の四辺の中央に各々１本の切欠きを有するタ
ブ部パターンをエツチングして本発明フレームＮｃ３を
作成した。切欠きは巾０．３．、長さ５　ｒｒａ　テア
ッ７：。

（４）両面にタブ部パターンをフォーミルレジスト処理
して、タブ部とリード部が同じ厚さの従来フレームＮα
４を作成した。

これ等フレームのタブ部に同サイズの３ｉ素子をペース
ト接着し、２１５℃で１０分キュアーしてから線径２５
μのＡｕ線を用いてワイヤーボンドし、これをトランス
ファーモールドした。

このようにして得られた半導体を１２０　’Ｃと５０℃
に各々３０分保持するヒートサイクルを５０回繰返して
から、温度８５°Ｃ１湿度８５％のプレッシャークツカ
ーで５００時間処理し、半導体の故障率をテストした。

その結果を第１表に示す。

第１表 第１表から明らかなように、本発明フレームＮ（１１〜
３は何れも従来フレームＮα４と比較し、故障率がはる
かに小さいことが判る。これはサーマルストレスによる
パッシベーション膜のクラックがプレッシャークツカー
による湿度浸入によって回路の劣化を起すも、本発明フ
レームによれば、従来フレームに比較し、この故障率を
はるかに小さい値におさえることができる。

（発明の効果） このように本発明によれば、高集積化された半導体のパ
ッケージとして致命的なリードフレームと素子のサーマ
ルストレスを軽減できるもので、従来信頼性の観点から
敬遠されてきたＣｕ合金をリードフレームとして有利に
活用できる。即ちＣｕ合金は経済性、放熱性、電気伝導
性、加工性、メッキ性、半田付は性等においてＦｅ−Ｎ
ｉ合金ヤ「ｅ−Ｎｉ−Ｃｏ合金より格段に優れているが
、熱膨張率が数倍大きく、素子へのサーマルストレスが
最大のネックとなっていたが、本発明によればこれを解
消するもので、工業上顕著な効果を奏するものである。

【図面の簡単な説明】

第１図（イ）、（ロ）は本発明リードフレームを示すも
ので、（イ）はその−例を示す断面図、（ロ）は他の一
例を示す断面図、第２図（イ）、（ロ）、（ハ）は本発
明リードフレームのタブ部を示すもので、（イ）はその
−例を示す平面図、（ロ）は他の一例を示す平面図、（
ハ）は更に他の一例を示す平面図、第３図は従来のリー
ドフレームの一例を示す平面図である。 ａ、素子 １、タブ部 ２、リード部 ３、穴 ４、切欠き

Claims (3)

【特許請求の範囲】
1. （１）半導体素子を搭載するタブ部と、搭載した素子の
   電極部と電気接続するリード部を設けたリードフレーム
   において、タブ部の厚さをリード部の厚さより薄くした
   ことを特徴とする半導体用リードフレーム。
2. （２）半導体素子を搭載するタブ部と、搭載した素子の
   電極部と電気接続するリード部を設けたリードフレーム
   において、タブ部の厚さをリード部の厚さより薄くし、
   タブ部の表面に穴を形成するか又は／及びタブ部周辺に
   切欠きを形成したことを特徴とする半導体用リードフレ
   ーム。
3. （３）半導体素子を搭載するタブ部と、搭載した素子の
   電極部と電気接続するリード部を設けたリードフレーム
   の製造において、リードフレーム用基板に、タブ部片面
   を除いて、リードフレームパターンを焼付けるレジスト
   処理を施し、しかる後エッチング処理し、タブ部の厚さ
   をリード部の厚さより薄くすることを特徴とする半導体
   用リードフレームの製造法。