JPS6363192A - ディジタルメモリおよびディジタルメモリの内容を変えるための方法 - Google Patents

ディジタルメモリおよびディジタルメモリの内容を変えるための方法

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JPS6363192A
JPS6363192A JP62212665A JP21266587A JPS6363192A JP S6363192 A JPS6363192 A JP S6363192A JP 62212665 A JP62212665 A JP 62212665A JP 21266587 A JP21266587 A JP 21266587A JP S6363192 A JPS6363192 A JP S6363192A
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JP62212665A
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アロウイシアス・タム
トーマス・エス・ウォン
デイビッド・ワン
デイビッド・ナレン
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

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  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連のある同時係属出願に対る、相互参照本出願に対し
特別な興味のある関連のある同時係属出願は「検査能力
を有る、タグバッファ」と題され、かつ本出願の論受入
に譲渡された、アロウイシアス・タム（ＡｌｏｙｓＬｕ
ｓ　　Ｔａｍ）を代表として１９８６年２月２８日に出
願された、米国出願連続番号第０６／８３５，０７８号
である。
発明の背景 １、発明の分野 この発明は一般にディジタルメモリに関る、ものであり
、さらに特にキャッシュ（ｃ　ａ　ｃ　ｈ　ｅ）メモリ
システムで用いられるディジタルメモリに関る、もので
ある。
２、関連技術の説明 キャッシュメモリユニットはコンピュータシステムの速
度および性能を増加る、ためにコンビュ−タシステム設
計に付加され得る。キャッシュメモリユニットはコンピ
ュータシステムの中央処理装置（ＣＰ　Ｕ）と主メモリ
との間でユーザ・トランスペアレント・バッファとして
働く。キャッシュメモリユニットは典型的には主メモリ
の容量と比較る、と容量が比較的小さい高価な高速ラン
ダムアクセスメモリ（ＲＡＭ）を含む。たとえば、キャ
ッシュＲＡＭは主メモリの１０倍速くかつ１０分の１の
容量を有る、。頻繁に使用されるデータをキャッシュに
ストアる、ことにより、ＣＰＵはそのデータを高速で検
索し得て、システムの性能を上げる。
キャッシュユニットは普通タグバッファ、データバッフ
ァ、およびキャッシュ制御器を含む。データバッファは
ＣＰＵによる高速検索のために頻繁に使用されるデータ
をストアる、。タグバッファはＣＰＵにより必要とされ
るデータがキャッシュデータバッファにあるかまたは主
メモリにあるかを決定る、ために用いられる。キャッシ
ュ制御器はキャッシュユニットのためにハウスキーピン
グ機能を実施し、さらにキャッシュ、ＣＰＵ、および主
メモリの間でデータを伝送る、ために置換アルゴリズム
を含む。
タグバッファはアドレスビットおよびステータスビット
を含むタグワードをストアる、。タグバッファのステー
タスビットの１つは「有効な」ビットとして公知である
。有効なビットはデータバッファ内のデータが主メモリ
で真のデータを表わすときにＨＩＧＨであり、さらに白
°効なデータはデータバッファ内のデータが主メモリで
真のデータを表わさないときＬＯＷである。
タグバッファでの有効なビットはシステム始動のもとで
、またはタグバッファが多重処理用途で異なるキャッシ
ュブロックに割当てられたときＬＯＷにリセットされな
ければならない。先行技術では、このことはタグバッフ
ァの各ワードへの書込により達成された。たとえば、タ
グバッファが５１２ワードを有る、ならば、有効なビッ
トをリセットる、ため先行技術の方法は５１２回タグバ
ッファに書込むことであった。そのような時間のかかる
動作は明らかにコンピュータシステムの全効率を下落さ
せる。
発明の概要 この発明の目的は迅速にプリセットまたはリセットされ
得る記憶セルを有る、ディジタルメモリを提供る、こと
である。
この発明の別な目的は迅速にかつ容易に検査され得るデ
ィジタルメモリを提供る、ことである。
簡単に言うと、この発明は行と列のマトリクスに配列さ
れる複数個のメモリセル、すべての行を同時に起動る、
ための行起動回路、およびメモリセルの列の各々を同時
にリセットまたはプリセットる、ための列起動回路を含
む。
各行は標準上位ワードラインおよび下位ワードラインを
備えており、さらに各列はビットラインの標準的な組を
備えている。しかしながら、先行技術のディジタルメモ
リ装置とは違ってこの発明の各列はまた列リセットライ
ンおよび列プリセットラインを備えている。
各メモリセルはそれがその一部を形成る、行の上位ワー
ドラインおよび下位ワードラインに結合される。さらに
、各メモリセルは２つのビットラインすなわち、それが
その一部を形成る、列のリセットラインおよびプリセッ
トラインに結合される。リセットまたはプリセットの間
すべての行およびすべての列は同時に起動されるので、
すべてのメモリセルは単一のメモリサイクルでリセット
またはプリセットされ得る。
この発明はさらに特定の列が選択的にリセットまたはプ
リセットされ得るようにリセットラインおよびプリセッ
トラインに結合されるリセット／プリセット論理を教示
している。この特徴は特に検査目的に有益である。たと
えば、すべてのメモリセルはリセットされ次いでマトリ
クスがすべてのＯを含むかどうかを決定る、ためにシー
ケンシャルに読出され得て、さらに続いてすべてのメモ
リセルはプリセットされてマトリクスがすべての１を含
むかどうかを決定る、ためにシーケンシャルに読出され
得る。
前の議論から明らかなように、この発明の主な利点はメ
モリセルの全マトリクスが実質的に同時にリセットまた
はプリセットされ得てそれがメモリ装置が用いられるシ
ステムの性能を大いに改良し得るということである。
この発明のまた別な利点は製造工程の間にまたは現場で
ディジタルメモリが迅速に検査され得るということであ
る。この発明の迅速な検査の特徴はそれゆえメモリデバ
イスの製造コストおよび修理コストを下げ得る。
この発明の他の目的、特徴および利点は次の詳細な説明
および同一の参照番号が図を通して同一の特徴を表わす
添付の図面を考慮る、と明らかになるであろう。
発明の詳細な説明 この発明の特定の実施例に対し詳細な参照がなされ、そ
れはこの発明を実施る、ために発明者により目下熟考さ
れた最良のモードを例示している。
代替の実施例はまた適用可能なように簡単に説明されて
いる。
第１図を参照る、と、ディジタルメモリ１０の一部は行
１４および列１６を有る、マトリクスの中に形成される
複数個のメモリセル１２を含む。
カルテシアン系からとられた用語を用いると、行はしば
しばｒＸＪ座標と呼ばれ、さらに列１６はしばしばｒＹ
Ｊ座標と呼ばれる。
メモリセル１２の行１４の各々は上位ワードライン１８
および下位ワードライン２０を含む。上位ワードライン
１８は行またはＸデコーダ２２へ結合され、さらに下位
ワードライン２０は定電流源２４へと結合される。
メモリセル１２の各列１６は第１のビットライン２６、
第２のビットライン２８、リセットライン３０、および
プリセットライン３２に関連る、。
第１のビットライン２６は上方端部で第１のセンシング
トランジスタ３４に結合され、さらに下方端部で第１の
スイッチングトランジスタ３６に結合される。同様に、
第２のビットライン２８は上方端部で第２のセンシング
トランジスタ３８に結合され、さらにその下方端部で第
２のスイッチングトランジスタ４０に結合される。もち
ろん、「上方端部」および「下方端部」という用語はブ
ロック図および概略図での位置に言及したものであり、
かつメモリデバイス自体でのいずれの物理的位置または
方向に言及したものではない。
ビットライン電流源４２はライン４４および４６でビッ
トライン電流を与える。ライン４４および４６はそれぞ
れ第１のスイッチングトランジスタ３６および第２のス
イッチングトランジスタ４０のエミッタに結合される。
列またはＹデコーダ４８はバス５０でＹアドレスに応答
し、さらに列デコードライン５２で出力を発生る、。バ
ス５０でのアドレスはＹアドレスバッファ５６で処理さ
れた後でバス５４で入力アドレスから引き出される。
Ｘアドレスバッファ５８はバス６０での入力Ｘアドレス
およびライン６２でのリセット／プリセット（Ｒ／Ｐ）
信号に応答る、。Ｘアドレスバッファはバス６４でバッ
ファされたＸアドレスを発生る、。後でより詳細に議論
されるように、普通の動作条件ではＸデコーダ２２は適
当な上位ワードライン１８を付勢る、ことによりライン
６４でＸアドレスに応答して１度に行１４の１つを起動
る、。しかしながら、リセット／プリセット動作の間、
Ｘアドレスバッファ５８はすべての上位ワードライン１
８を同時に付勢る、ことによりＸデコーダ２２が同時に
すべての行１４で電位を等しくる、ことを引き起こす信
号をバス６４で発生る、。
センス増幅器６６は第１のセンシングトランジスタ３４
および第２のセンシングトランジスタ３８のコレクタに
結合される。センス増幅器６６の出力はライン６８で発
生され、さらに０または１が選択されたメモリセル内に
ストアされるかどうかを表わす。第１のセンシングトラ
ンジスタ３４、第２のセンシングトランジスタ３８、セ
ンス増幅器６６の動作は当業者には公知であり、さらに
ここでは詳細には議論されない。
リセットライン３０およびプリセットライン３２はディ
ジタルスイッチ７２により定電流源７０に結合される。
ディジタルスイッチ７２はライン７６および７８を介し
てリセット／プリセット論理７４により制御される。こ
の好ましい実施例では、プリセットライン３２のすべて
のディジタルスイッチ７２はライン７６の信号により制
御され、さらにリセットライン３０のすべてのディジタ
ルスイッチ７２はライン７８の信号により制御される。
リセット／プリセット論理７４はライン８２の選択（Ｓ
）信号に、かつライン６２のＲ／Ｐ信号に応答る、。ラ
イン６２でのＲ／Ｐ信号が活性化されるとき、リセット
／プリセット論理７４はライン８２でＳ信号に応答して
ライン７６か７８のいずれかを付勢る、。言換えると、
すべてのリセット／プリセット３０が定電流源７０に結
合されるかまたはすべてのプリセットライン３２が定電
流源７０に結合されるか、またはリセットライン３０と
プリセットライン３２のいずれもが定電流源に結合され
ないかのいずれかである。
ディジタルメモリ１０は３つの基本モード、すなわち読
出モード、書込モード、およびリセット／プリセットモ
ードで動作る、。読出モードおよび書込モードは当業者
には公知であり、さらにそれゆえここでは詳細には議論
されない。
リセット／プリセットモードでは、Ｒ／Ｐ信号はライン
６２で発生され、さらにＳ信号はライン８２で発生され
る。Ｘアドレスバッファ５８はＸデコーダ２２がすべて
の上位ワードライン１８を起動る、ことを引き起こし、
さらにリセット／プリセット／プリセット論理はすべて
のリセットライン３０かすべてのプリセットライン３２
のいずれかを起動る、ことを引起こされる。この態様で
、すべてのメモリセル１２は同時に０にリセットされる
かまたは１にプリセットされるかのいずれかである。
ディジタルメモリ１０はリセット／プリセットモードに
あるときまずすべてのメモリセル１２をリセットし次い
で０が実際にそれらの中にストアされているかどうかを
見るためにすべてのセルを読出すことにより検査され得
る。次いで、すべてのメモリセル１２はプリセットされ
次いですべてのメモリセルが１を含んでいるかどうかを
決定る、ために読出され得る。メモリセル１２のいずれ
かが適当にリセットおよびプリセットされ得ないならば
、そのディジタルメモリは不良である。
個々に特定の列をリセットまたはプリセットる、リセッ
ト／プリセット論理がまた設けられ得るということがま
た認められるべきである。例として、マトリクスの１つ
の列のみをリセットる、リセット／プリセット論理が設
けられ得るかまたはマトリクスの成る列をリセットしさ
らに残りの列をプリセットる、リセット／プリセット論
理が設けられ得る。
この発明のリセット／プリセット論理７４は消去され得
て、さらにスイッチ７２はプログラムされ得るかまたは
ディジタルメモリ回路１０の一部にされ得るかのいずれ
かであることを認めることはまた重要である。たとえば
、スイッチ７２は当業者には公知である技術によりプロ
グラム可能なヒユーズであり得る。その代わりに、スイ
ッチ７２はトランジスタを切換えることによりまたはプ
リセットライン３０、リセットライン３２、および定電
流源７０の間に金属導電性の経路を設けても設けなくて
も実現され得る。
第２図を参照る、と、メモリセル１２は第１のトランジ
スタ８４、第２のトランジスタ８６、第３のトランジス
タ８８、および第４のトランジスタ９０を含む。メモリ
セル１２はまたリセットダイオード９２およびプリセッ
トダイオード９４を含む。
リセットダイオード９２およびプリセットダイオード９
４を除いて、メモリセル１２の回路は公知である。トラ
ンジスタ８４および８６のエミッタは上位ワードライン
１８に結合され、その一方でトランジスタ８８および９
０の待機エミッタは下位ワードライン２０に結合される
。トランジスタ８８および９０のビットエミッタはそれ
ぞれビットライン２６および２８に結合される。
ダイオード９２の陽極はトランジスタ８４および９０の
ベースにかつトランジスタ８６および８８のコレクタに
結合され、さらにダイオード９２の陰極はリセットライ
ン３０に結合される。同様の態様で、ダイオード９４の
陽極はトランジスタ８６および８８のベースにかつトラ
ンジスタ８４および９０のコレクタに結合され、さらに
ダイオード９４の陰極はプリセットライン３２に結合さ
れる。
先に工論されたように、リセット／プリセットモードに
あるとき、リセットライン３０かまたはプリセットライ
ン３２のいずれかが定電流源７０に結合される。たとえ
ば、リセットライン３０が選択されるならば、定電流源
７０は非常に迅速にメモリセル１２をリセットる、ため
にダイオード９２を介して電流を引くであろう。他方で
、プリセットライン３２が選択されるならば、定電流源
７０は非常に迅速にメモリセル１２をプリセットる、た
めにダイオード９４を介して電流を引くであろう。
集積回路デバイスのための実用的なリセット／プリセッ
トメモリセルが第３図に関連して議論されるであろう。
第３図はこのデバイスの例示の半導体層を示し、さらに
そこに形成される種々のデバイスを相互接続る、ために
半導体層の頂部に形成される接続および絶縁層を含まな
いことが認められるべきである。接続および絶縁層は規
約設計によるものでありさらにそれらの製作には従来の
技術を利用る、。接続および絶縁層の実際の形状は第２
図の概略図および第３図の断面図を吟味る、と集積囲路
設計の当業者には明らかになり、それゆえここでは詳細
には議論されない。
第３図では、集積回路デバイスのセクション９６はＰ型
材料Ｐ−のような第１の導電性の型のサブストレート９
８を含む。Ｎ型材料Ｎ＋のような第２の導電性の型の高
導電性の層１００はサブストレート９８上に形成される
。演算子「−」は比較的軽度にドーピングされる材料を
示すために用いられ、その一方演算子「＋」は比較的重
度にドーピングされる材料を示すために用いられる。
高導電性の層１００は集積回路デバイスの他のデバイス
に高導電性の層１００を結合る、ためピックアップ点と
して用いられるライザ部分１０２を含む。Ｎ−材料の中
間層１０４は高導電性の層１００の上に形成され、かつ
ライザ部分１０２により分岐される。
ダイオード１０６はライザ部分１０２の第１の側部で中
間層１０４の中に形成され、さらにそれぞれ第１および
第２のトランジスタ１０８および１１０はライザ部分１
０２の第２の側部で中間層１０４の中に形成される。第
１のトランジスタ１０８はバイポーラＰＮＰ　トランジ
スタとして構成され、その一方で第２のトランジスタ１
１０はバイポーラ２重エミッタＮＰＮ　トランジスタと
して構成される。
ダイオード１０６はＰ−材料のダイオードウェル１１２
を含む。Ｎ型材料の第１のダイオード領域１１４および
Ｐ型材料の第２のダイオード領域１１６はダイオードウ
ェル１１２の中に形成される。第２のダイオード領域１
１６はライザ部分１０２を介して高導電性の層１００と
密に接触る、。
第１のトランジスタ１０８は双方ともＰ型材料からでき
ておりかつ双方とも中間層１０４の中へ形成される、第
１の領域１１８および第２の領域１２０を含む。第１の
領域１１８はライザ部分１０２を介して高導電性の層１
００と密に接触る、。
第２のトランジスタ１１０はＰ型材料のトランジスタウ
ェル１２２、およびそれぞれＮ型材料からできておりか
つトランジスタウェル１２２の中に形成される第３およ
び第４の領域１２４および１２６を含む。トランジスタ
ウェル１２２は第１のトランジスタ１０８の第２の領域
１２０と密に接触る、。
絶縁チャネル１２８および１３０により連結される第３
図のセクション９６は第２図に示される２分の１のメモ
リセル１２に対応る、。特に、ダイオード１０６はリセ
ットダイオード９２に対応し、第１のトランジスタ１０
８は第１のトランジスタ８４に対応し、さらに第２のト
ランジスタ１１０は第３のトランジスタ８８に対応る、
。メモリセル１２の他方の半分、すなわちプリセットダ
イオード９４、第２のトランジスタ８６、および第４の
トランジスタ９０を含む半分はセクション９６の鏡像と
して集積回路デバイスに形成され得る。言換えると、メ
モリセル１２の２つノ半分ハ対称的であるので、セクシ
ョン９６の説明は事実上双方の半分を説明る、。
多くの出版物が集積囲路構成要素の製作工程で用いられ
る共通技術の詳細を記載していることが認められるべき
である。たとえば、「半導体および集積回路製作術」、
レストン・パブリッシング・カンパニー・インコーホレ
ーテッド、版権１９７９年　フェアチャイルド・コーポ
レーションｎ　　Ｐｕｂｌｉｓｈｉｎｇ　　Ｃｏｍｐａ
ｎｙ、Ｉｎｃ、、（ｃ）ｃｏｐｙｒｉｇｈｔ　　１９７
９Ｆａｉｒｃｈｉｌｄ　　Ｃｏｒｐｏｒａｔｉｏｎ）を
見られたい。これら技術は一般にこの発明のこ構造の製
作で用いられ得る。さらに、そのような工程の個々の段
階は市場で入手可能な集積回路製作機械を用いて実施さ
れ得る。この発明の理解に特に必要であるので、好まし
い実施例に対る、近似の技術データが現在の技術に基づ
いて明らかにされている。この技術分野での将来の発展
は当業者には明らかなように適当な調整を必要とる、か
もしれない。
この発明の好ましい実施例の先の説明は例示および説明
のために提示されてきた。余すところないことまたはこ
の発明を開示された厳密な形式に制限る、ことは意図さ
れていない。明らかに、当業者には多くの修正および変
化が明白であろう。
この発明がＭＯＳまたはパイボーラ工程で多くの製作技
術で実施されるかもしれないこともあり得る。同様に、
説明されたいずれの工程段階も同じ結果を達成る、ため
に他の段階と交換可能であるかもしれない。この実施例
はこの発明の原理およびその実用的な用途を最もよく説
明し、それにより熟考された特定の使用に適す盃ように
種々の実施例に対しかつ種々の修正を伴なって当業者が
この発明を理解る、ことを可能にる、ために、選択され
かつ説明された。この発明の範囲が前掲の特許請求の範
囲およびその同等物により限定されることが意図されて
いる。
【図面の簡単な説明】
第１図はこの発明を具体化る、ディジタルメモリの一部
のブロック図である。 第２図は第１図に示されるリセット／プリセットメモリ
セルの好ましい実施例の概略図である。 第３図はリセット／プリセット能力を有る、集積回路メ
モリセルの一部の断面図である。 図において、１０はディジタルメモリ、１２はメモリセ
ル、１４は行、１６は列、１８は上位ワードライン、２
０は下位ワードライン、２２は行またはＸデコーダ、２
６および２８はビットライン、３０はリセットライン、
３２はプリセットライン、３４はセンシングトランジス
タ、３６はスイッチングトランジスタ、３８はセンシン
グトランジスタ、４０はスイッチングトランジスタ、４
２はビットライン電流源、４４および４６はライン、４
８は列またはＹデコーダ、５０はバス、５２は列デコー
ドライン、５４はバス、５６はＹアドレスバッファ、５
８はＸアドレスバッファ、６０はバス、６２はライン、
６４はバス、６６はセンス増幅器、６８はライン、７０
は定電流源、７２はディジタルスイッチ、７４はリセッ
ト／プリセット論理、７６および７８はライン、８４．
８６．８８および９０はトランジスタ、９２はリセット
ダイオード、９４はプリセットダイオード、９８はサブ
ストレート、１００は高導電性の層、１０２はライザ部
分、１０４は中間層、１０６はダイオード、１０８およ
び１１０はトランジスタ、１１２はダイオードウェル、
１１４および１１６はダイオード領域、１２２はトラン
ジスタウェル、１２８および１３０は絶縁チャネルであ
る。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーボレーテッド

Claims (36)

    【特許請求の範囲】
  1. （１）行および列を有するマトリクスに配置された複数
    個のメモリセルと、さらに 前記マトリクスに結合された、前記メモリセルの内容を
    実質的に同時に変えるための手段とを含む、ディジタル
    メモリ。
  2. （２）前記マトリクスに結合される前記手段が前記メモ
    リセルをプリセットし得る、特許請求の範囲第１項に記
    載のディジタルメモリ。
  3. （３）前記マトリクスに結合される前記手段が前記メモ
    リセルをリセットし得る、特許請求の範囲第１項に記載
    のディジタルメモリ。
  4. （４）前記マトリクスに結合される前記手段が前記メモ
    リセルをプリセットし得る、特許請求の範囲第３項に記
    載のディジタルメモリ。
  5. （５）前記マトリクスに結合される前記手段が前記行に
    結合される行起動手段と前記列に結合される列リセット
    ／プリセット手段とを含む、特許請求の範囲第４項に記
    載のディジタルメモリ。
  6. （６）前記列リセット／プリセット手段が前記列に結合
    される複数個の切換手段と前記切換手段を選択的に開閉
    するためのリセット／プリセット論理手段とを含む、特
    許請求の範囲第５項に記載のディジタルメモリ。
  7. （７）前記列リセット／プリセット手段が前記列の各々
    に対し列リセットラインおよび列プリセットラインをさ
    らに含み、各列リセットラインおよび各列プリセットラ
    インが前記複数個の切換手段のうち１つに結合される、
    特許請求の範囲第６項に記載のディジタルメモリ。
  8. （８）前記複数の切換手段が定電流源に前 記列リセットラインおよび前記列プリセットラインを結
    合する、特許請求の範囲第７項に記載のディジタルメモ
    リ。
  9. （９）前記行起動手段が前記行に結合される行デコーダ
    および前記行デコーダに結合される行アドレスバッファ
    を含み、前記行アドレスバッファがリセット／プリセッ
    ト信号に応答しかつそれに応答して前記行デコーダがす
    べての前記行かまたは前記行のうち１つのいずれかを起
    動することを引き起こすように動作する、特許請求の範
    囲第５項に記載のディジタルメモリ。
  10. （１０）行および列を有するマトリクスに配置される複
    数個のメモリセルを有するディジタルメモリの内容を変
    えるための方法であって、前記方法は 前記行を起動する段階と、さらに 列ですべてのメモリセルをリセットするかまたは列です
    べてのメモリセルをプリセットするかのいずれかのため
    に前記列の各々に列信号を与える段階とを含む、方法。
  11. （１１）同一の列信号がすべての前記列に与えられる、
    特許請求の範囲第１０項に記載の方法。
  12. （１２）前記列信号がマトリクスのメモリセルをリセッ
    トするリセット信号かまたはマトリクスのメモリセルを
    プリセットするプリセット信号のいずれかである、特許
    請求の範囲第１１項に記載の方法。
  13. （１３）異なる列信号が前記列に与えられる、特許請求
    の範囲第１０項に記載の方法。
  14. （１４）前記異なる列信号がそれが与えられる列のメモ
    リセルをリセットし得るリセット信号かまたはそれが与
    えられる列のメモリセルをプリセットし得るプリセット
    信号のいずれかである、特許請求の範囲第１３項に記載
    の方法。
  15. （１５）行および列を有するマトリクスに配置される複
    数個のメモリセルを含み、各行が関連の行起動ラインを
    有し、各列が関連のリセットラインおよび関連のプリセ
    ットラインを有し、各メモリセルがそれがその一部を形
    成する行の行起動手段に結合され、さらに各メモリセル
    がそれがその一部を形成する列のリセットラインおよび
    プリセットラインに結合され、 すべての前記行起動ラインを同時に起動するための行起
    動手段と、さらに 前記列の各々のリセットラインかプリセットラインのい
    ずれかを同時に起動するための列起動手段とを含む、デ
    ィジタルメモリ。
  16. （１６）前記行起動ラインの各々が上位ワードラインで
    ありかつ前記行の各々と関連する下位ワードラインをさ
    らに含み、各メモリセルはそれがその一部を形成する行
    の上位ワードラインおよび下位ワードラインに結合され
    、さらに前記マトリクスの各列が第１のビットラインお
    よび第２のビットラインをさらに備えており、各メモリ
    セルはそれがその一部を形成する列の第１のビットライ
    ンおよび第２のビットラインに結合される、特許請求の
    範囲第１５項に記載のディジタルメモリ。
  17. （１７）各メモリセルが前記上位ワードラインに結合さ
    れる上位ノード、前記下位ワードラインに結合される下
    位ノード、前記リセットラインに結合されるリセットノ
    ード、および前記プリセットラインに結合されるプリセ
    ットノードを含む、特許請求の範囲第１６項に記載のデ
    ィジタルメモリ。
  18. （１８）前記リセットノードが第１の整流手段により前
    記リセットラインに結合され、さらに前記プリセットノ
    ードが第２の整流手段により前記プリセットラインに結
    合される、特許請求の範囲第１７項に記載のディジタル
    メモリ。
  19. （１９）前記行起動手段が行アドレスにおよびリセット
    ／プリセット信号に応答する行アドレスバッファと、入
    力が前記行アドレスバッファに結合されかつ出力が前記
    行起動ラインに結合される行デコーダを含み、それによ
    り前記行デコーダは前記リセット／プリセット信号に応
    答して単一の行またはすべての前記行のいずれかを起動
    するように動作する、特許請求の範囲第１５項に記載の
    ディジタルメモリ。
  20. （２０）前記列起動手段がそれらの選択的起動のために
    前記リセットラインおよび前記プリセットラインの各々
    に結合される複数個の切換手段と、前記切換手段に結合
    されかつそれを制御するリセット／プリセット制御論理
    とを含む、特許請求の範囲第１５項に記載のディジタル
    メモリ。
  21. （２１）前記切換手段が電流源に結合される、特許請求
    の範囲第２０項に記載のディジタルメモリ。
  22. （２２）行および列を有するディジタルマトリクスでの
    使用のためのディジタルメモリセルであって、各行が上
    位ワードラインおよび下位ワードラインを備えており、
    各列が第１のビットライン、第２のビットライン、リセ
    ットライン、およびプリセットラインを備えており、前
    記ディジタルメモリセルが、 第１のエミッタ、第１のベース、および第１のコレクタ
    を有する第１のトランジスタ手段を含み、前記第１のエ
    ミッタは前記上位ワードラインに結合され、 第２のエミッタ、第２のベース、および第２のコレクタ
    を有する第２のトランジスタ手段を含み、前記第２のエ
    ミッタが前記上位ワードラインに結合されさらに前記第
    ２のコレクタが前記第１のベースに結合され、 第３のビットエミッタ、第３の待機エミッタ、第３のベ
    ース、および第３のコレクタを有する第３のトランジス
    タ手段を含み、前記第３のビットエミッタが前記第１の
    ビットラインに結合され、前記第３の待機エミッタが前
    記下位ワードラインに結合され、前記第３のベースが前
    記第１のコレクタおよび前記第２のベースに結合され、
    さらに前記第３のコレクタが前記第１のベースに結合さ
    れ、 第４のビットエミッタ、第４の待機エミッタ、第４のベ
    ース、および第４のコレクタを有する第４のトランジス
    タ手段を含み、前記第４のビットエミッタが前記第２の
    ビットラインに結合され、前記第４の待機エミッタが前
    記下位ワードラインに結合され、前記第４のベースが第
    １のベースおよび前記第２のコレクタに結合され、さら
    に前記第４のコレクタが前記第２のベースに結合され、
    前記リセットラインに前記第１のベースを結合する第１
    の手段と、さらに 前記プリセットラインに前記第２のベースを結合する第
    ２の手段とを含む、ディジタルメモリセル。
  23. （２３）前記第１の手段が第１の陽極が前記第１のベー
    スに結合されかつ第１の陰極が前記リセットラインに結
    合される第１のダイオードを含み、さらに前記第２の手
    段が第２の陽極が前記第２のベースに結合されかつ第２
    の陰極が前記プリセットラインに結合される第２のダイ
    オードを含む、特許請求の範囲第２２項に記載のメモリ
    セル。
  24. （２４）複数個のリセット／プリセットメモリセルを含
    む集積回路デバイスであって、各リセット／プリセット
    メモリセルは、 第１の導電性の型を有するサブストレートと、前記サブ
    ストレート上に形成されかつ第２の導電性の型を有する
    高導電性の層と、 前記高導電性の層の上に形成されかつ前記第２の導電性
    の型を有する中間層と、 前記中間層の中に形成されるダイオード手段と、前記中
    間層の中に形成される第１の形態の第１のトランジスタ
    手段と、さらに 前記中間層の中に形成される第２の形態の第２のトラン
    ジスタ手段とを含む、集積回路デバイス。
  25. （２５）前記ダイオード手段の一部と前記第１のトラン
    ジスタ手段の一部が前記高導電性の層と密に接触する、
    特許請求の範囲第２４項に記載の集積回路デバイス。
  26. （２６）前記高導電性の層が前記ダイオード手段の前記
    部分および前記第１のトランジスタ手段の前記部分と密
    に接触するライザ部分を含む、特許請求の範囲第２５項
    に記載の集積回路デバイス。
  27. （２７）前記ダイオード手段が前記ライザ部分の第１の
    側部に置かれ、さらに前記第１のトランジスタ手段が前
    記ライザ部分の第２の側部に置かれるように前記ライザ
    部分が前記中間層を分岐する、特許請求の範囲第２６項
    に記載の集積回路デバイス。
  28. （２８）前記第２のトランジスタ手段の一部が前記第１
    のトランジスタ手段の一部と密に接触する、特許請求の
    範囲第２７項に記載の集積回路デバイス。
  29. （２９）第２のトランジスタ手段の一部が前記第１のト
    ランジスタ手段の一部と密に接触する、特許請求の範囲
    第２４項に記載の集積回路デバイス。
  30. （３０）前記ダイオード手段が前記中間層の中に形成さ
    れる前記第１の導電性の型のダイオードウェル、前記ダ
    イオードウェルの中に形成される前記第２の導電性の型
    の第１のダイオード領域、および前記ダイオードウェル
    に形成される前記第１の導電性の型の第２のダイオード
    領域を含み、前記第２のダイオード領域が前記高導電性
    の層と密に接触する、特許請求の範囲第２４項に記載の
    集積回路デバイス。
  31. （３１）前記第１のトランジスタ手段が前記中間層の中
    に形成される前記第１の導電性の型の第１の領域と前記
    中間層の中に形成される前記第１の導電性の型の第２の
    領域とを含み、前記第１のトランジスタ手段の前記第１
    の領域が前記高導電性の層と密に接触する、特許請求の
    範囲第２４項に記載の集積回路デバイス。
  32. （３２）前記第１のトランジスタ手段が前記中間層の中
    に形成される前記第１の導電性の型の第１の領域と、前
    記中間層の中に形成される前記第１の導電性の型の第２
    の領域とを含み、前記第１のトランジスタ手段の前記第
    １の領域が前記高導電性の層と密に接触する、特許請求
    の範囲第３０項に記載の集積回路デバイス。
  33. （３３）前記第２のトランジスタ手段が前記中間層の中
    に形成される前記第１の導電性の型のトランジスタウェ
    ル、前記トランジスタウェルの中に形成される前記第２
    の導電性の型の第１の領域、および前記トランジスタウ
    ェルの中に形成される前記第２の導電性のデバイスの第
    ２の領域を含む、特許請求の範囲第２４項に記載の集積
    回路デバイス。
  34. （３４）前記第２のトランジスタ手段が前記中間層の中
    に形成される前記第１の導電性の型のトランジスタウェ
    ル、前記トランジスタウェルの中に形成される前記第２
    の導電性の型の第３の領域、および前記トランジスタウ
    ェルの中に形成される前記第２の導電性のデバイスの第
    ４の領域を含み、前記トランジスタウェルが前記第１の
    トランジスタ手段の前記第２の領域と密に接触する、特
    許請求の範囲第３２項に記載の集積回路デバイス。
  35. （３５）前記ダイオード手段が第１のダイオード手段で
    あり、かつ前記第１のダイオード手段の鏡像として前記
    中間層の中に形成される第２のダイオード手段と前記第
    １のトランジスタ手段の鏡像として前記中間層の中に形
    成される第３のトランジスタ手段と、さらに前記第２の
    トランジスタ手段の鏡像として前記中間層の中に形成さ
    れる第４のトランジスタ手段とをさらに含む、特許請求
    の範囲第２４項に記載の集積回路デバイス。
  36. （３６）前記ダイオード手段が第１のダイオード手段で
    あり、かつ前記第１のダイオード手段の鏡像として前記
    中間層の中に形成される第２のダイオード手段、前記第
    １のトランジスタ手段の鏡像として前記中間層の中に形
    成される第３のトランジスタ手段、および前記第２のト
    ランジスタ手段の鏡像として前記中間層の中に形成され
    る第４のトランジスタ手段をさらに含む、特許請求の範
    囲第３４項に記載の集積回路デバイス。
JP62212665A 1986-08-28 1987-08-25 ディジタルメモリおよびディジタルメモリの内容を変えるための方法 Pending JPS6363192A (ja)

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