JPS6359548B2 - - Google Patents
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- JPS6359548B2 JPS6359548B2 JP56121131A JP12113181A JPS6359548B2 JP S6359548 B2 JPS6359548 B2 JP S6359548B2 JP 56121131 A JP56121131 A JP 56121131A JP 12113181 A JP12113181 A JP 12113181A JP S6359548 B2 JPS6359548 B2 JP S6359548B2
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- Japan
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- Expired
Links
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- 239000010408 film Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、相補型MIS半導体集積回路装置の製
造方法に関し、特にコンタクトホールの形成に関
する。
造方法に関し、特にコンタクトホールの形成に関
する。
従来、相補型MIS半導体集積回路装置は、拡散
層上絶縁膜にコンタクトホールを開孔する場合配
線と基板が短絡しないように、拡散層はコンタク
トホールの大きさに対して数ミクロンのマージン
をもたせて大きく設計される。近年、相補型MIS
半導体集積回路装置が高密度化するに従い、コン
タクトと拡散層間のマージンを少なくする事が要
求されている。これは目合せ精度の向上及びコン
タクトホール形成装置等の進歩により、ある程度
可能であるが、本質的には解決されない。
層上絶縁膜にコンタクトホールを開孔する場合配
線と基板が短絡しないように、拡散層はコンタク
トホールの大きさに対して数ミクロンのマージン
をもたせて大きく設計される。近年、相補型MIS
半導体集積回路装置が高密度化するに従い、コン
タクトと拡散層間のマージンを少なくする事が要
求されている。これは目合せ精度の向上及びコン
タクトホール形成装置等の進歩により、ある程度
可能であるが、本質的には解決されない。
本発明はコンタクトホールに自己整合拡散層を
形成する事により、高密度の相補型MIS半導体集
積回路装置の製造方法を提供するものである。
形成する事により、高密度の相補型MIS半導体集
積回路装置の製造方法を提供するものである。
本発明の製造方法は、半導体基板の一主表面に
該基板と逆導電型押込層を形成する工程と該押込
層表面に該押込層と逆導電型の第１拡散層及び該
押込層以外の領域に該基板と逆導電型の第２拡散
層を形成する工程と、該基板表面に絶縁膜を形成
する工程と、該第１拡散層上絶縁膜にコンタクト
ホールを開孔後、該第１拡散層と同一導電型の不
純物を導入する工程と該第２拡散層上絶縁膜に、
パタン化したホトレジストを保護膜としてコンタ
クトホールを開孔後、該ホトレジストを保護膜と
して、該第２拡散層と同一導電型の不純物を、イ
オン注入法により導入する工程と、該ホトレジス
トを除去後、導電性薄膜を被着パターニングし、
相互配線を形成する工程とを含んで構成されてい
る。
該基板と逆導電型押込層を形成する工程と該押込
層表面に該押込層と逆導電型の第１拡散層及び該
押込層以外の領域に該基板と逆導電型の第２拡散
層を形成する工程と、該基板表面に絶縁膜を形成
する工程と、該第１拡散層上絶縁膜にコンタクト
ホールを開孔後、該第１拡散層と同一導電型の不
純物を導入する工程と該第２拡散層上絶縁膜に、
パタン化したホトレジストを保護膜としてコンタ
クトホールを開孔後、該ホトレジストを保護膜と
して、該第２拡散層と同一導電型の不純物を、イ
オン注入法により導入する工程と、該ホトレジス
トを除去後、導電性薄膜を被着パターニングし、
相互配線を形成する工程とを含んで構成されてい
る。
つぎに、本発明を実施例により詳細に説明す
る。第１図ないし第４図は本発明の一実施例の工
程を説明する図であり、まず第１図の如くＮ型シ
リコン基板１の表面に、Ｐ型押込層２を形成す
る。更に、Ｎ型拡散層３及びＰ型拡散層４を形成
する。その後、絶縁膜５を形成する。次に、第２
図の如く、イの部分にコンタクトホールを開孔
後、Ｎ型の不純物を拡散法、イオン注入法等によ
り導入して、コンタクトホールに自己整合に新ら
たなＮ型拡散層６を形成する。次に、第３図の如
く、パタン化したホトレジスト７を保護膜として
ロの部分にコンタクトホールを開孔後、ホトレジ
スト７を保護膜としてＰ型の不純物をイオン注入
法により導入して、コンタクトホールに自己整合
に新らたなＰ型拡散層８を形成する。その後、ホ
トレジスト７を除去後、第４図の如く、アルミニ
ウム等の導電性薄膜を被着し、パターニングする
事により相互配線が形成される。
る。第１図ないし第４図は本発明の一実施例の工
程を説明する図であり、まず第１図の如くＮ型シ
リコン基板１の表面に、Ｐ型押込層２を形成す
る。更に、Ｎ型拡散層３及びＰ型拡散層４を形成
する。その後、絶縁膜５を形成する。次に、第２
図の如く、イの部分にコンタクトホールを開孔
後、Ｎ型の不純物を拡散法、イオン注入法等によ
り導入して、コンタクトホールに自己整合に新ら
たなＮ型拡散層６を形成する。次に、第３図の如
く、パタン化したホトレジスト７を保護膜として
ロの部分にコンタクトホールを開孔後、ホトレジ
スト７を保護膜としてＰ型の不純物をイオン注入
法により導入して、コンタクトホールに自己整合
に新らたなＰ型拡散層８を形成する。その後、ホ
トレジスト７を除去後、第４図の如く、アルミニ
ウム等の導電性薄膜を被着し、パターニングする
事により相互配線が形成される。
以上のように、本発明によれば、イ及びロの部
分に形成されたコンタクトホールに自己整合的に
拡散層を形成することができるため、コンタクト
ホールと拡散層の目合せマージンを考慮する必要
がなく相補型MIS半導体集積回路装置の高密度化
に適している。
分に形成されたコンタクトホールに自己整合的に
拡散層を形成することができるため、コンタクト
ホールと拡散層の目合せマージンを考慮する必要
がなく相補型MIS半導体集積回路装置の高密度化
に適している。
第１図ないし第４図は、本発明の一実施例を工
程順に示した断面図である。 なお、図において、１……Ｎ型シリコン基板、
２……Ｐ型押込層、３……Ｎ型拡散層、４……Ｐ
型拡散層、５……絶縁膜、６……自己整合Ｎ型拡
散層、７……ホトレジスト、８……自己整合Ｐ型
拡散層、９……導電性膜（アルミニウム等）、で
ある。
程順に示した断面図である。 なお、図において、１……Ｎ型シリコン基板、
２……Ｐ型押込層、３……Ｎ型拡散層、４……Ｐ
型拡散層、５……絶縁膜、６……自己整合Ｎ型拡
散層、７……ホトレジスト、８……自己整合Ｐ型
拡散層、９……導電性膜（アルミニウム等）、で
ある。
Claims (1)
- １ 半導体基板の一主表面に該基板と逆導電型押
込層を形成する工程と、該押込層表面に該押込層
と逆導電型の第１拡散層及び該押込層以外の領域
に該基板と逆導電型の第２拡散層を形成する工程
と、該基板表面に絶縁膜を形成する工程と、しか
る後該第１拡散層上の絶縁膜にのみ前記第１拡散
層と一部重複する第１のコンタクトホールを開孔
し、該第１拡散層と同一導電型の不純物をこの第
１の開孔から導入する工程と、しかる後前記絶縁
膜および前記開孔をマスク材で覆い前記第２拡散
層上のマスク材およびその直下の絶縁膜のみ前記
第２拡散層と一部重複する第２のコンタクトホー
ルを開孔し、該第２拡散層と同一導電型の不純物
をこの第２の開孔から導入する工程と、しかる後
前記第１および第２の開孔に導電性薄膜を同時に
被着パターニングし各開孔に配線を形成する工程
とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121131A JPS5821858A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121131A JPS5821858A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821858A JPS5821858A (ja) | 1983-02-08 |
| JPS6359548B2 true JPS6359548B2 (ja) | 1988-11-21 |
Family
ID=14803637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121131A Granted JPS5821858A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821858A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546585A (en) * | 1978-09-29 | 1980-04-01 | Nec Corp | Complementary insulated gate field effect semiconductor device |
| JPS5574175A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing interpolation type mos semiconductor device |
-
1981
- 1981-07-31 JP JP56121131A patent/JPS5821858A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546585A (en) * | 1978-09-29 | 1980-04-01 | Nec Corp | Complementary insulated gate field effect semiconductor device |
| JPS5574175A (en) * | 1978-11-29 | 1980-06-04 | Nec Corp | Preparing interpolation type mos semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821858A (ja) | 1983-02-08 |
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