JPS635457A - プログラマブル・コントロ−ラのｉ／ｏユニツト - Google Patents
プログラマブル・コントロ−ラのｉ／ｏユニツトInfo
- Publication number
- JPS635457A JPS635457A JP14922386A JP14922386A JPS635457A JP S635457 A JPS635457 A JP S635457A JP 14922386 A JP14922386 A JP 14922386A JP 14922386 A JP14922386 A JP 14922386A JP S635457 A JPS635457 A JP S635457A
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- JP
- Japan
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- unit
- connectors
- connector
- input
- interface circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 102220029346 rs34541442 Human genes 0.000 description 2
- OWNRRUFOJXFKCU-UHFFFAOYSA-N Bromadiolone Chemical compound C=1C=C(C=2C=CC(Br)=CC=2)C=CC=1C(O)CC(C=1C(OC2=CC=CC=C2C=1O)=O)C1=CC=CC=C1 OWNRRUFOJXFKCU-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は、各ユニット別に固有アドレスの設定を不要
としたプログラマブル・コントローラのＩ／Ｏユニット
の改良に関する。
としたプログラマブル・コントローラのＩ／Ｏユニット
の改良に関する。
（発明の概要）
この発明では、Ｉ／Ｏユニットを芋蔓式に複数台数接続
すると、自動的に接続順に各ユニットの固有アドレスが
設定されるようにしたプログラマブル・コントローラの
Ｉ／Ｏユニットにおいて、ユニットハウジングの外表面
に、水平方向もしくは垂直方向に互いに離隔して対称的
に配置される２個のコネクタのうち、何れを入口コネク
タもしくは出口コネクタとすることを可能とし、横並び
レイアウト構成、縦並びレイアウト構成何れの場合にあ
っても、所要ケーブル長を最小になし得るようにしたも
のである。
すると、自動的に接続順に各ユニットの固有アドレスが
設定されるようにしたプログラマブル・コントローラの
Ｉ／Ｏユニットにおいて、ユニットハウジングの外表面
に、水平方向もしくは垂直方向に互いに離隔して対称的
に配置される２個のコネクタのうち、何れを入口コネク
タもしくは出口コネクタとすることを可能とし、横並び
レイアウト構成、縦並びレイアウト構成何れの場合にあ
っても、所要ケーブル長を最小になし得るようにしたも
のである。
（従来技術とその問題点）
従来この種のＩ／Ｏユニットにおっては、ユニットハウ
ジングの外表面に、水平方向もしくは垂直方向に互いに
離隔して対称的に配置される２個のコネクタの一方を入
口コネクタ他方を出口コネクタとするとともに、入口コ
ネクタのユニットセレクト列を全体的に１ビツト下位ビ
ット側ヘシフトして、反対側のコネクタのユニットセレ
クト列に結び、同様な構成からなるＩ／Ｏユニットをフ
ラットケーブル等を介して芋蔓的に接続することにより
、その接続順番に応じて自動的に各ユニットの固有アド
レスが設定されるようにしていた。
ジングの外表面に、水平方向もしくは垂直方向に互いに
離隔して対称的に配置される２個のコネクタの一方を入
口コネクタ他方を出口コネクタとするとともに、入口コ
ネクタのユニットセレクト列を全体的に１ビツト下位ビ
ット側ヘシフトして、反対側のコネクタのユニットセレ
クト列に結び、同様な構成からなるＩ／Ｏユニットをフ
ラットケーブル等を介して芋蔓的に接続することにより
、その接続順番に応じて自動的に各ユニットの固有アド
レスが設定されるようにしていた。
このような構成によれば、各ユニット毎にデジタルスイ
ッチを設け、手動操作で各ユニット別に固有アドレスを
設定する煩雑さを避けることができ、また誤設定あるい
は設定忘れ等から生ずるプログラマブル・コントローラ
システムの誤動作を未然に防止できるという利点がある
。
ッチを設け、手動操作で各ユニット別に固有アドレスを
設定する煩雑さを避けることができ、また誤設定あるい
は設定忘れ等から生ずるプログラマブル・コントローラ
システムの誤動作を未然に防止できるという利点がある
。
しかしながら、このようなＩ／Ｏユニットにおっては、
各ユニットハウジングに設けられる２個のコネクタの一
方を入口コネクタとして、また他方を出口コネクタとし
て固定せねばならないため、縦並び、横並び何れのレイ
アウトをとる場合にあっても、所要ケーブル長が無駄に
必要となり、引回し配線が邪魔になるほか、誘導ノイズ
を受は易い等の問題があった。
各ユニットハウジングに設けられる２個のコネクタの一
方を入口コネクタとして、また他方を出口コネクタとし
て固定せねばならないため、縦並び、横並び何れのレイ
アウトをとる場合にあっても、所要ケーブル長が無駄に
必要となり、引回し配線が邪魔になるほか、誘導ノイズ
を受は易い等の問題があった。
すなわち、第３図（ａ＞の例では、ＣＰＵハウジング１
のコネクタＣと、ユニットハウジング２ａのコネクタＡ
との間をケーブル３で結び、またユニットハウジング２
ａのコネクタＢとユニットハウジング２ｂのコネクタＡ
との間をケーブル４で結ぶわけであるが、この際ケーブ
ル３および４としてはかなり長めのものが必要となる。
のコネクタＣと、ユニットハウジング２ａのコネクタＡ
との間をケーブル３で結び、またユニットハウジング２
ａのコネクタＢとユニットハウジング２ｂのコネクタＡ
との間をケーブル４で結ぶわけであるが、この際ケーブ
ル３および４としてはかなり長めのものが必要となる。
また、同図（ｂ）の場合には、ＣＰＵハウジング１のコ
ネクタＣと、ユニットハウジング２ａのコネクタＢとの
間をケーブル５で結び、またユニットハウジング２ａの
コネクタＡと、ユニットハウジング２ｂのコネクタＢと
の間をケーブル６で結ぶわけであるが、この場合にもケ
ーブル５，６としてはかなり長大なものが必要となるの
である。
ネクタＣと、ユニットハウジング２ａのコネクタＢとの
間をケーブル５で結び、またユニットハウジング２ａの
コネクタＡと、ユニットハウジング２ｂのコネクタＢと
の間をケーブル６で結ぶわけであるが、この場合にもケ
ーブル５，６としてはかなり長大なものが必要となるの
である。
（発明の目的）
この発明の目的は、この種の芋蔓的に接続することによ
って固有アドレスの設定を不要としたＩ／Ｏユニットに
おいて、縦並び、横並び何れのレイアウトをとる場合に
も、所要ケーブル長を必要最小限にすることにある。
って固有アドレスの設定を不要としたＩ／Ｏユニットに
おいて、縦並び、横並び何れのレイアウトをとる場合に
も、所要ケーブル長を必要最小限にすることにある。
（発明の構成と効果）
この発明は上記の目的を達成するために、ユニットハウ
ジングの外表面に、水平方向もしくは垂直方向に互いに
離隔して配置された２個のコネクタと、 両コネクタ間を結ぶようにして内部配線され、それらに
は入出力インターフェイス回路がバス接続されたアドレ
スおよびデータバスと、各側のコネクタのユニットセレ
クト端子列を、全体的に１ビットシフトして、反対側の
コネクタのユニットセレクト端子列に結ぶようにして双
方向に内部配線され、かつ各側の最端ビットラインを共
通にして入出力インターフェイス回路のセレクト端子に
接続するようにしたユニットセレクト信号ライン束と、 各側のユニットセレクト信号ライン束の各ビットライン
から分岐して、反対側のユニットセレクト信号ライン束
の隣接ビットラインへ向かうラインおよび最端ビットラ
インから共通接続点へ向かうラインにそれぞれ介挿され
、コネクタ側別に交互に開閉する切替ゲートと、 を具備することを特徴とするものである。
ジングの外表面に、水平方向もしくは垂直方向に互いに
離隔して配置された２個のコネクタと、 両コネクタ間を結ぶようにして内部配線され、それらに
は入出力インターフェイス回路がバス接続されたアドレ
スおよびデータバスと、各側のコネクタのユニットセレ
クト端子列を、全体的に１ビットシフトして、反対側の
コネクタのユニットセレクト端子列に結ぶようにして双
方向に内部配線され、かつ各側の最端ビットラインを共
通にして入出力インターフェイス回路のセレクト端子に
接続するようにしたユニットセレクト信号ライン束と、 各側のユニットセレクト信号ライン束の各ビットライン
から分岐して、反対側のユニットセレクト信号ライン束
の隣接ビットラインへ向かうラインおよび最端ビットラ
インから共通接続点へ向かうラインにそれぞれ介挿され
、コネクタ側別に交互に開閉する切替ゲートと、 を具備することを特徴とするものである。
このような構成によれば、切替ゲートを各コネクタの所
要接続方向に応じて切替えることにより、２個のコネク
タの何れをも入口コネクタまたは出口コネクタとするこ
とができ、このため縦並び。
要接続方向に応じて切替えることにより、２個のコネク
タの何れをも入口コネクタまたは出口コネクタとするこ
とができ、このため縦並び。
横並び何れのレイアウトをとる場合にも、所要ケーブル
長を必要最小限にとどめることが可能となる。
長を必要最小限にとどめることが可能となる。
（実施例の説明）
第１図は本発明に係るＩ／Ｏユニット７を示す内部回路
図である。
図である。
このユニット７のハウジング８の外表面には、第２図に
示す如く、水平方向に互いに離隔して２個のコネクタＡ
、Ｂがそれぞれ配置されている。
示す如く、水平方向に互いに離隔して２個のコネクタＡ
、Ｂがそれぞれ配置されている。
そして、両コネクタＡ、Ｂ間には、これらを結ぶように
してデータバス９およびアドレスバス／Ｏが内部配線さ
れており、これらバス９，／Ｏにはゲートアレイで構成
された入出力インターフェイス回路１１がバス接続され
、この入出力インターフェイス回路１１にはさらにフォ
トカプラ１２を介して端子台１３の入力端子１４が接続
され、また出力リレー１５を介して端子台１３の出力端
子１６が接続されている。
してデータバス９およびアドレスバス／Ｏが内部配線さ
れており、これらバス９，／Ｏにはゲートアレイで構成
された入出力インターフェイス回路１１がバス接続され
、この入出力インターフェイス回路１１にはさらにフォ
トカプラ１２を介して端子台１３の入力端子１４が接続
され、また出力リレー１５を介して端子台１３の出力端
子１６が接続されている。
よく知られているように、入出力インターフェイス回路
は出力部と入力部を有し、出力部はデータバス中から与
えられる出力データをラッチするラッチ回路と、このラ
ッチ回路の出力でオンオフされ、出力リレー１５を駆動
する出力トランジスタなどで構成されている。−方、入
力部は、フォトカプラ１２から得られる入力信号を、適
当なタイミングでデータバス９へとのせるゲート回路な
どで構成されている。
は出力部と入力部を有し、出力部はデータバス中から与
えられる出力データをラッチするラッチ回路と、このラ
ッチ回路の出力でオンオフされ、出力リレー１５を駆動
する出力トランジスタなどで構成されている。−方、入
力部は、フォトカプラ１２から得られる入力信号を、適
当なタイミングでデータバス９へとのせるゲート回路な
どで構成されている。
コネクタＡ、コネクタＢにはそれぞれ、ユニットセレク
ト端子列ｌ０Ｃ８１Ａ〜ｌ０Ｃ３４Ａ。
ト端子列ｌ０Ｃ８１Ａ〜ｌ０Ｃ３４Ａ。
／ＯＣ３ＩＢ−ＩＯＣ３４Ｂが設けられている。
そして、最下位ビットに位置するｌ０Ｃ３１Ａとｌ０Ｃ
３ＩＢは、それぞれトライステート型のゲート素子１７
．１８を介して共通接続された後、入出力インターフェ
イス回路１１を構成するゲートアレイのセレクト人力ｒ
ｏｃｓに接続されている。
３ＩＢは、それぞれトライステート型のゲート素子１７
．１８を介して共通接続された後、入出力インターフェ
イス回路１１を構成するゲートアレイのセレクト人力ｒ
ｏｃｓに接続されている。
従って、各Ｉ／Ｏユニット７は、ｌ０Ｃ３１Ａまたはｌ
０Ｃ３ＩＢの何れかにセレクト信号が得られた場合に限
り、入出力インターフェイス回路が能動化されるように
なされている。
０Ｃ３ＩＢの何れかにセレクト信号が得られた場合に限
り、入出力インターフェイス回路が能動化されるように
なされている。
−方、第２〜第４ビツトに相当するｌ０Ｃ３２Ａ−ＩＯ
Ｃ３４Ａ、ｌ０Ｃ３２Ｂ−ＩＯＣ３４Ｂについては、そ
れぞれトライステート型のゲート素子１９〜２１．２２
〜２４を介して下位ビット側へ１ビットシフトされた１
変、互いに反対側のユニットセレクト端子列に接続され
るようになされている。
Ｃ３４Ａ、ｌ０Ｃ３２Ｂ−ＩＯＣ３４Ｂについては、そ
れぞれトライステート型のゲート素子１９〜２１．２２
〜２４を介して下位ビット側へ１ビットシフトされた１
変、互いに反対側のユニットセレクト端子列に接続され
るようになされている。
すなわち、ユニットセレクト端子列ｌ０Ｃ３２Ａ〜ｌ０
Ｃ３４Ａは、それぞれゲート素子１９〜２１を介して下
位側へ１ビットシフトされた後、反対側のユニットセレ
クト端子列ｌ０Ｃ３１８〜ｌ０Ｃ３３Ｂに接続され、ま
たコネクタＢ側のユニットセレクト端子列／ＯＣ３２Ｂ
−／ＯＣ３４Ｂについては、ゲート２２〜２４を介して
１ビツト下位側ヘシフトされた後、反対側のユニットセ
レクト端子列ＩｏＣ８１Ａ〜■０Ｃ８３Ａに接続される
のである。
Ｃ３４Ａは、それぞれゲート素子１９〜２１を介して下
位側へ１ビットシフトされた後、反対側のユニットセレ
クト端子列ｌ０Ｃ３１８〜ｌ０Ｃ３３Ｂに接続され、ま
たコネクタＢ側のユニットセレクト端子列／ＯＣ３２Ｂ
−／ＯＣ３４Ｂについては、ゲート２２〜２４を介して
１ビツト下位側ヘシフトされた後、反対側のユニットセ
レクト端子列ＩｏＣ８１Ａ〜■０Ｃ８３Ａに接続される
のである。
また、コネクタＡ側からコネクタＢ側へ向かう４個のゲ
ート素子１７〜２１と、コネクタＢ側からコネクタＡ側
へと向かう４個のゲート素子１８〜２４は、ハウジング
８の正面適所に設けられたスライド式のスイッチ２５の
出力によって、交互に一括して開閉するようになされて
いる。
ート素子１７〜２１と、コネクタＢ側からコネクタＡ側
へと向かう４個のゲート素子１８〜２４は、ハウジング
８の正面適所に設けられたスライド式のスイッチ２５の
出力によって、交互に一括して開閉するようになされて
いる。
すなわち、スイッチ２５が（１）側へスライドされた場
合、ゲート１７，１９，２０．２１が導通するのに対し
、スイッチ２５が（３）側へスライドされた場合、ゲー
ト１８，２２，２３，２４が導通するようになされてい
る。
合、ゲート１７，１９，２０．２１が導通するのに対し
、スイッチ２５が（３）側へスライドされた場合、ゲー
ト１８，２２，２３，２４が導通するようになされてい
る。
以上の構成によれば、コネクタＡを入口コネクタ、コネ
クタＢを出口コネクタとする場合、スイッチ２５を（１
）側へとスライドさせればよく、逆にコネクタＢを入口
コネクタ、コネクタＡを出口コネクタとする場合には、
スイッチ２５を（０）側へとスライドさせればよいので
ある。
クタＢを出口コネクタとする場合、スイッチ２５を（１
）側へとスライドさせればよく、逆にコネクタＢを入口
コネクタ、コネクタＡを出口コネクタとする場合には、
スイッチ２５を（０）側へとスライドさせればよいので
ある。
従って、このような構成を備えたＩ／Ｏユニットによれ
ば、第２図（ａ）に示す如く、縦並びレイアウト構成の
場合にあっても、同図（ｂ）に示されるように横並びレ
イアウト構成の場合にあっても、ケーブル２６．２７あ
るいはケーブル２８゜２９が必要最小限の長さで済み、
ケーブル引回しによって無駄なスペースを必要とするこ
ともなく、また所要ケーブル長が短いことから誘導ノイ
ズの影響等も受けにくいなどの効果がある。
ば、第２図（ａ）に示す如く、縦並びレイアウト構成の
場合にあっても、同図（ｂ）に示されるように横並びレ
イアウト構成の場合にあっても、ケーブル２６．２７あ
るいはケーブル２８゜２９が必要最小限の長さで済み、
ケーブル引回しによって無駄なスペースを必要とするこ
ともなく、また所要ケーブル長が短いことから誘導ノイ
ズの影響等も受けにくいなどの効果がある。
なお以上の例では、ユニットハウジングの外表面に水平
方向へ離隔させて２個のコネクタＡ、 Ｂを設けた例で
説明したが、垂直方向へ離隔させて２個のコネクタを設
けた場合でも同様であることは勿論である。
方向へ離隔させて２個のコネクタＡ、 Ｂを設けた例で
説明したが、垂直方向へ離隔させて２個のコネクタを設
けた場合でも同様であることは勿論である。
第１図は本発明に係るＩ／Ｏユニットの内部構成を示す
回路図、第２図は同Ｉ／Ｏユニットのレイアウト例を示
す説明図、第３図は従来のＩ／Ｏユニットにおけるレイ
アウト例を示す説明図である。 １・・・・・・・・・・・・・・・・・・・・・ＣＰＵ
ハウジング８．８ａ、８ｂ・・・ユニットハウジング９
・・・・・・・・・・・・・・・・・・・・・データバ
ス／Ｏ・・・・・・・・・・・・・・・・・・アドレス
バス１１・・・・・・・・・・・・・・・・・・入出力
インターフェイス回路１７〜２４・・・・・・・・・ゲ
ート素子２５・・・・・・・・・・・・・・・・・・ス
イッチＡ、Ｂ・・・・・・・・・・・・・・・コネクタ
／ＯＣ３１Ａ〜ｌ０Ｃ３４Ａ ・・・・・・・・・・・・・・・ユニットセレクト端子
列ｌ０Ｃ３ＩＢ〜ｌ０Ｃ３４Ｂ ・・・・・・・・・・・・・・・ユニットセレクト端子
列第２図 ｔσノ ち２ルひＩ）槙戒刑 ？ｊｉｕらひ゛め１−〇耐剰 第３図 ２σｌユニットハフＳ；７ノ
回路図、第２図は同Ｉ／Ｏユニットのレイアウト例を示
す説明図、第３図は従来のＩ／Ｏユニットにおけるレイ
アウト例を示す説明図である。 １・・・・・・・・・・・・・・・・・・・・・ＣＰＵ
ハウジング８．８ａ、８ｂ・・・ユニットハウジング９
・・・・・・・・・・・・・・・・・・・・・データバ
ス／Ｏ・・・・・・・・・・・・・・・・・・アドレス
バス１１・・・・・・・・・・・・・・・・・・入出力
インターフェイス回路１７〜２４・・・・・・・・・ゲ
ート素子２５・・・・・・・・・・・・・・・・・・ス
イッチＡ、Ｂ・・・・・・・・・・・・・・・コネクタ
／ＯＣ３１Ａ〜ｌ０Ｃ３４Ａ ・・・・・・・・・・・・・・・ユニットセレクト端子
列ｌ０Ｃ３ＩＢ〜ｌ０Ｃ３４Ｂ ・・・・・・・・・・・・・・・ユニットセレクト端子
列第２図 ｔσノ ち２ルひＩ）槙戒刑 ？ｊｉｕらひ゛め１−〇耐剰 第３図 ２σｌユニットハフＳ；７ノ
Claims (1)
- （１）ユニットハウジングの外表面に、水平方向もしく
は垂直方向に互いに離隔して配置された２個のコネクタ
と、 両コネクタ間を結ぶようにして内部配線され、それらに
は入出力インターフェイス回路がバス接続されたアドレ
スおよびデータバスと、 各側のコネクタのユニットセレクト端子列を、全体的に
１ビットシフトして、反対側のコネクタのユニットセレ
クト端子列に結ぶようにして双方向に内部配線され、か
つ各側の最端ビットラインを共通にして入出力インター
フェイス回路のセレクト端子に接続するようにしたユニ
ットセレクト信号ライン束と、 各側のユニットセレクト信号ライン束の各ビットライン
から分岐して、反対側のユニットセレクト信号ライン束
の隣接ビットラインへ向かうラインおよび最端ビットラ
インから共通接続点へ向かうラインにそれぞれ介挿され
、コネクタ側別に交互に開閉する切替ゲートと、 を具備することを特徴とするプログラマブル・コントロ
ーラのＩ／Ｏユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14922386A JPS635457A (ja) | 1986-06-25 | 1986-06-25 | プログラマブル・コントロ−ラのｉ／ｏユニツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14922386A JPS635457A (ja) | 1986-06-25 | 1986-06-25 | プログラマブル・コントロ−ラのｉ／ｏユニツト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635457A true JPS635457A (ja) | 1988-01-11 |
Family
ID=15470551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14922386A Pending JPS635457A (ja) | 1986-06-25 | 1986-06-25 | プログラマブル・コントロ−ラのｉ／ｏユニツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635457A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11806062B2 (en) | 2018-09-07 | 2023-11-07 | Cilag Gmbh International | Surgical modular energy system with a segmented backplane |
| US11950860B2 (en) | 2021-03-30 | 2024-04-09 | Cilag Gmbh International | User interface mitigation techniques for modular energy systems |
| US11963727B2 (en) | 2021-03-30 | 2024-04-23 | Cilag Gmbh International | Method for system architecture for modular energy system |
| US11978554B2 (en) | 2021-03-30 | 2024-05-07 | Cilag Gmbh International | Radio frequency identification token for wireless surgical instruments |
| US11980411B2 (en) | 2021-03-30 | 2024-05-14 | Cilag Gmbh International | Header for modular energy system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5134644A (ja) * | 1974-09-19 | 1976-03-24 | Tokyo Shibaura Electric Co | Keeburusetsuzokuhoshiki |
| JPS59154525A (ja) * | 1983-02-22 | 1984-09-03 | Matsushita Electric Works Ltd | 接続装置 |
-
1986
- 1986-06-25 JP JP14922386A patent/JPS635457A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPS5134644A (ja) * | 1974-09-19 | 1976-03-24 | Tokyo Shibaura Electric Co | Keeburusetsuzokuhoshiki |
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| US11918269B2 (en) | 2018-09-07 | 2024-03-05 | Cilag Gmbh International | Smart return pad sensing through modulation of near field communication and contact quality monitoring signals |
| US11950823B2 (en) | 2018-09-07 | 2024-04-09 | Cilag Gmbh International | Regional location tracking of components of a modular energy system |
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| US11978554B2 (en) | 2021-03-30 | 2024-05-07 | Cilag Gmbh International | Radio frequency identification token for wireless surgical instruments |
| US11980411B2 (en) | 2021-03-30 | 2024-05-14 | Cilag Gmbh International | Header for modular energy system |
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