JPS6353960A - 集積回路チップ用配線システム - Google Patents

集積回路チップ用配線システム

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JPS6353960A JP62112681A JP11268187A JPS6353960A JP S6353960 A JPS6353960 A JP S6353960A JP 62112681 A JP62112681 A JP 62112681A JP 11268187 A JP11268187 A JP 11268187A JP S6353960 A JPS6353960 A JP S6353960A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に集積回路チップ実装の分野、より具体
的には、すぐれたチップまたは構成部品の相互接続を得
゛るために半導体材料製基板を用いるＶＬＳ　ｒ　（超
大規模集積回路）に適した実装コンセプトに関する。
Ｂ、従来技術およびその問題点 過去数年にわたって集積回路（ＩＣ）の設計の分野で進
行中のめざましい進歩について考えると、ＶＬＳ　１回
路のパッケージの方が、ＶＬＳ　Ｉチップ自体よりも大
きな問題になってきているように思われる。いいかえれ
ば、現在、実装、すなわち集積回路を保護し接続し冷却
し収容する技術が、ＩＣを使って作成した複雑な電子シ
ステムの（とりわけ）速度と性能に対する主な制約とな
っているように思われる。従来技術では、各々の実装目
標に対する「理想的」設計法は十分にあるものの、その
設計法同士が矛盾していることが多いので、どのような
「実際的」システム実装設計でも妥協が必要である。電
気的、機械的および金属学的側面を注意深く考慮しなけ
ればならない、このかなり複雑な分野では、「正しい」
バランスのとれた妥協点の確立が、特定の方法の成否を
決定することが多い。
本発明の観点から、次の参考文献が従来技術を代表する
ものと見なされる。
ａ）　シリコン・オン・シリコン実装構造−１８Ｍテク
ニカル・ディスクロージャ・プリテン（Ｔｅｃｈｎｉｃ
ａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、　Ｔ　
Ｄ　Ｂ　）、第１９巻、第９号、１９７７年２月、３３
２１ないし３３２２ページ、「モデュラ有機キャリヤ （Ｍｏｄｕｌａｒ　Ｏｒｇａｎｉｃ　Ｃａｒｒｉｅｒ　
）　Ｊ。
−ＩＢＭ　　Ｔｌ’）Ｂ、第１５巻、第２号、１９７２
年７月、６５６ないし６５７ページ、「活性シリコン・
チップ・キャリヤ（Ａｃｔｉｖｅ　５ｉｌｉｃｏｎ　Ｃ
ｈｉｐ　Ｃａｒｒｉｅｒ　）　Ｊ。
−ＩＢＭ　　ＴＤＢ、１７巻、第７号、１９７４年１２
月、２０１８ページ。「集積回路チップ実装（Ｉｎｔｅ
ｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ（：ｈｉｐ　Ｐａｃｋａ
ｇｅ　）　Ｊ　。
−ストッパー（５ｔｏｐｐｅｒ　）等の米国特許第４４
５８２９７号明細書「万能相互接続用基板（Ｕｎｉｖｅ
ｒｓａｌ　ＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎＳｕｂｓｔ
ｒａｔ、ｅ　）　Ｊ。
ｂ）配線／接触 −ＩＢＭ　　ＴＤＢ、第１７巻、第８号、１９７５年１
月、２２６０／２２６ＯＡページ「集積回路ウェーハ・
パッケージ用の電力および信号構造（Ｐｏｗｅｒ　ａｎ
ｄ　ＳｉｇｎａｌＳｔｒｕｃｔｕｒｅ　ｆｏｒ　ａｎ　
Ｉｎｔｅｇｒａｔｅｄ　ＷａｆｅｒＰａｃｋａｇｅ　）
　Ｊ。
−ＴＢＭ　　ＴＤＢ、第２２巻、第８Ａ号、１９８０年
１月、３４０６ないし３４０９ページ「複数ＬＳＩシリ
コン・チップ・モデュールの製造（Ｆａｂｒｉｃａｔｉ
ｏｎ　ｏｆＭｕｌｔｉｐｌｅ　　Ｌ、Ｓ　　Ｉ　　５ｉ
ｌｉｃｏｎ　　ＣｈｉｐＭｏｄｕｌｅｓ　）　Ｊ。
−特開昭６０−１１９７３７号公報「背高半田接続体を
形成する方法」 −特開昭６１−２０３６４８号公報「はんだ接続体を有
する回路装置」 Ｃ）　シリコン・ミクロ機械り日ニ ーに、Ｅ、ピーターソン（Ｐｅｔｅｒｓｏｎ　）、「機
械加工材料としてのシリコン （Ｓｉｌｉｃｏｎ　ａｓ　ａ　ＭｅｃｈａｎｉｃａｌＭ
ａｔｅｒｉａｌ　）　Ｊ　、Ｐｒｏｃ、　　ｌ　Ｅ　Ｅ
　Ｅ　、第７０巻、第５号、１９８２年５月、４２０ペ
ージ以下、特に４３５．４３６ページ（クーラ） −ＩＢＭ　　ＴＤＢ、第１９巻、第２号、１９７６年７
月、４６０ないし４６１ページ「集積回路チップの冷却
（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ　Ｃｈｉｐ　Ｃ
ｏｏｌｉｎｇ　）　Ｊ。
ミニコンピユータの分野では、ＶＬＳ　Ｉチップの秀れ
た実装を目指す以上の「機械的」方法の他に、例えば、
よりシステム本意のコンセプト、「ウェーハ規模集積」
法または「全面ウェーハ」法ともいわれるコンセプトが
追求されてきた。機能ユニット全体く例えば、中央演算
処理装置）をただひとつのＶＬＳＩチップ上に配置する
（区分する）ことによって、オフ・チップのネット遅延
が長く、かつチップ・パッドの数が比較的少ないという
問題を回避する試みが行なわれた。ただし、実際の開発
作業では、この全面ウェーへ法は、受入れ難いほど低い
収率をもたらす固有欠陥率のために、まだ実現可能なこ
とが立証されていない。
このように、今日のＶＬＳＩオン・チップ・スイッチ速
度の点で進歩がみられ、また実装の分野で非常に多くの
提案が行なわれてきたにもかかわらず、依然としてチッ
プ・パッドの数をＶＬ、Ｓｌ上の回路の数に比べて大幅
に増加させるだけでなく、オフ・チップのネット遅延も
著しく減少させる、ｒＶＬｓｒに適した」実装システム
が差し迫って必要である。さらに、このような実装シス
テムは、チップへの配電／給電を改善して、（例えば何
面ものドライバの同時スイッチングによる）いわゆる△
Ｉ効果を管理しやすくするものでなければならない。最
後に、こうした実装システムは、パッケージ全体をかな
り小さいものにし、望むなら、先進的低温（たとえば液
体窒素）冷却技法を適用できるものでなければならない
。
Ｃ１問題点を解決するための手段 本発明は、上記の諸問題に対する解決方法を提供する。
約言すると、本願で提案する集積シリコン回路に基づく
実装／配線のコンセプトによれば、キャリア構造で支え
られたシリコン相互接続用ウェーハ（ＩＷ）内のいく分
大きめの対応する穴の内部にＶＬＳ［チップを配置する
ことができる。
相互接続用ウェーハ（ＩＷ）は、多段（Ｍ　Ｌ　”）配
線面を担持し、たとえばＶＬＳ　Ｉチップの１μｍ技術
に比べて５μｍ技術という要求水準のより低い技術で集
積された回路構成部品が組み込まれる。
表面導電層をチップ／ＩＷ平面上に配置したシリコン接
触チップ（ｃＧ）が、対応するヴアイア・ホールに挿入
した針状構造によって、必要な接触または相互接続を提
供する。こうした針は、他の方法の場合によくみられる
通常のＣ−４（コンドロールド・コラプス・チップ接続
）接合に伴うせん断ひずみの問題に、最も良く適してい
る。従って、どこに配置すべきかについての制限なしに
、はるかに多数のチップ・パッドが収容できる。電力は
、寸法のかなり大きな導電面を介して供給される。この
寸法の大きな導電面は、たとえばキャリア内部を走り、
接触チップを介してさらに配電を行なうため、相互接続
用ウェーハ内の上記開口の周辺域でスタッド試に表面に
現われる。銅製のレールの形をとる。この配線システム
の全構成要素は、優れたＶＬＳＩに適した実装コンセプ
トをもたらす、最新式シリコン（一般に半導体）ミクロ
機械加工法を利用して、配置される。
Ｄ、実施例 本発明の好ましい実施例に関する以下の説明では、図面
は実寸大でも一定の比率で縮小拡大したものでもないこ
とに注意すること。さらに、■しＳｌチップまたは相互
接続用ウェーハに関して特定のＩＣ技術または導電性型
について言及する場合は、単に一例として挙げたもので
あり、通常の代替方法を除外するわけではないと理解す
べきである。
第１図では、本願で提案したパッケージの主要構成要素
が、各部分の相対位置と得られるパッケージ組立品を全
体的に理解し易くするため、かなり単純化した分解図で
示しである。キャリア１上に開口３を備えた相互接続用
ウェーハ（以下ではＩＷとも０！２ぶ）２が取り付けら
れ、その開口３中にＶＬＳ　Ｉチップ４が「裏側を下に
して」すなわち「活性」面を上にして挿入される。ＩＷ
２もＶＩ７Ｓｌチップ４も一般に冷却フィンで示される
効率的な伝熱を行なうために、最終的にキャリア１にぴ
ったり接触するように保持される。図に示されているキ
ャリア基板１中のスロットは、表面への埋設給電レール
（図示せず）用のものである。これについては、以下で
第２図、第５図および第７図に関してさらに詳しく説明
する。ＶＬＳＩチップとｌＷの間の相互接続は、特殊な
接触チップ５による。この接触チップは、その表面に電
力用および信号用の配線段が形成され、対応するヴアイ
アを通して挿入された針状接点を備えている。これにつ
いても、第２図、第６Ｂ図、第８図および第９図に関し
てさらに詳しい説明を行なう。望むなら、高性能配線用
ウェーハ（ＨＰＷＷ）６の形をとった別の配線段を追加
してもよい。これについては、第２図および第１０図に
関してより詳しく説明する。ＨＰＷＷは、ＶＬＳ　Ｉチ
ップ相互間で高速通信を実行するのに適している。ＨＰ
ＷＷ６のＶＬＳ　ｒチップの位置に、試験と修理用の開
ロアを設けることもできる。
材料選択に関しては、以下のことがあてはまる。
ＩＷ２はＶＬＳ　Ｉチップ４と同様に、集積回路製造用
に適した単結晶半導体材料からなる。典型的な場合、こ
の材料はシリコンであるが、システムの諸側面で、臨界
的タイミング経路に従って、■ＳＬｒの一部を、たとえ
ば高速Ｇ　ａ　Ａ　ｓ　Ｔ　Ｃとして形成するのが有利
なこともある。接触チップ、ならびに（該当する場合）
ＨＰＷＷ６、それに好ましくはキャリアも、シリコン・
ミクロ機械加工法が適用できるような材料製とすべきで
ある。この機械加工法は、極めて小さく精密な機械的微
小構造を作成するのに全く魅力的な方法となっており、
それについては前記ＢのＣ）に挙げられている従来技術
を参照するとよい。本願で提案する実装および配線シス
テムの実施例に関する以下の説明では、「全シリコン」
法を例として採用する。
ただし、シリコンは選択材料のひとつにすぎず、代りの
ものを使ってもよいことに注意すべきである。また、キ
ャリヤ材料は、ＩＷに対する熱的不整合を最小にしたい
、もしくは冷却容量または電気伝導度を最大にしたいな
ど、どんな特定の機能を重視するかに応じて、銅、炭化
ケイ索、セラミックなど他の材料グループから選択して
もよい。電気伝導度を最大にする場合については、後で
第５図を参照して例を説明する。
今までに説明してきた配線用パッケージは、人出力ビン
を使ってパッケージを通常のＭ　Ｌ　Ｃ（多層セラミッ
ク）フレーム８に取り付け、最後にたとえば双対キャッ
プ９などで密封カバーを設けることによって完成できる
。この双対キャップは、外側の接地（ＧＮＤ）用キャッ
プと内側のたとえば＋Ｖ用の電源電圧用キャップとによ
って外部電源に接続する。
第２図は、本願で提案する実装・配線システムの拡大率
の異なるより詳しい断面図であり、第１図に加えて、「
現場（１ｒｒｐｌａｃｅ　）　Ｊ実装構成を理解する助
けになるものである。
キャリア１には、給電レール２０で表わされる低抵抗の
埋込電力供給線システムが含まれる。この給電レール２
０は、ｖ　Ｌ　ｓ　ｒチップを取り付けるためのＩＷ２
中の穴の周囲で、図のように接続用の表面まで（スタッ
ド２１として）伸びている。
種々の回路部品間、たとえばＶＬＳ　ｒチップ４とＩＷ
２の間の必要な相互接続のため、特定の接触チップ（ｃ
Ｃ）５が、ＩＷ段の上にある配線面内に設けられている
。接触チップ５の表面は、それぞれたとえば電力と信号
の分配盤の働きをし、対応する接触針２４と協働する導
電層２２および２３でおおわれている。必要なら、ＣＣ
５と同様の構造をとる（前述の）ＨＰＷＷ６を用いて、
追加の配線段を設けることもできる。第２図から明らか
なように、さらに、Ｈ’ＰＷＷＳ内に取付は穴２５を設
けると、接触針２４がチップ・パッドをＣＣ５の上面に
まで「伸ばし」、「外部から」アクセスできるようにな
るので、チップ４をその場でニレガントに試験すること
ができる。
第３図は、相互接続用ウェーハ（ＩＷ）２の概略図であ
り、その組み込まれた回路素子および配線素子のタイプ
が特に強調されている。通常の技術では、チップ相互接
続用のウェーハ基板上に多層配線メタラジが付着される
。ウェーハ自体は、トランジスタ、抵抗などの集積回路
が組み込まれており、それがドライバ回路機能を形成す
ることが好ましい。
第４図は、典型的な構造断面図の一例である。
図から、ＩＷ２とＶＬＳ　Ｉチップ４は、共に集積回路
構造である点で共通し、少し変更が加えられていること
が明らかである。本願で提案する配線システムの特に重
要な特徴として、その（ドライバ）回路用およびその他
の配線素子用のＩＷ２は、あまり攻撃的でない、すなわ
ちあまり要求が厳しくない集積技術を使って、大幅に収
率を上げることができる。こうした特徴の例を挙げると
、たとえば、技術をその（最小の）線幅能力によって限
定することができる。すなわち、（個別）ＶＬＳ１チッ
プは、たとえば１μｍ以下の利用可能な最良の技術を使
ってそれなりに適度の収率を挙げることができるのに対
し、この相互接続用ウェーハは、たとえば５μｍという
要求がずっと緩い技術を使用し、基本原則の定義をそれ
に応じて緩くしても、（より大きな面積の半導体表面に
わたって）はるかに高い収率をあげることができる。
このタイプのＩＷの基本的考え方は、チップ出力をふつ
うＩＷ上の配線に直接接続せず、さらに分配する前に先
ず対応する線ドライバ段の入力端に導くというものであ
る。様々なタイプのドライバ段、技術パラメータなどに
関するさらに詳しいことは、第８図を参照すること。
第３図の相互接続用ウェーハは完全な円形のウェーハと
して示されているが、もちろん、どんな場合にでもそう
でなければならないというわけではない。たとえば、第
１図には、別の例として、長方形のＩＷが示されている
。特定の用途に応じて、十字形のＩＷ構造など、さらに
様々な形のＩＷがあり得る。
先に簡単にふれておいたように、第４図は、相互接続用
ウェーハおよびＶＬＳ　Ｉチップの内部層構造がどのよ
うなものかを示す。第４図の実施例は、バイポーラ技術
にとって典型的なものである。
ＶＬＳＩチップおよびｒＷは共に、単結晶シリコン（一
般的には半導体）基板上にエピタキシアル層（ＥＰＩ）
が形成されている。エピタキシアル層中には、通常のや
り方で、必要な集積回路素子が形成される。たとえば、
要求される特定の導電型のベース、エミッタおよびコレ
クタ（接点）領域を示す４１．４２および４３を備えた
トランジスタ・ドライバ段が、ＩＷ中に形成される。絶
縁ｌ５Ｏ）は、電気的絶縁、誘電層分離、または両者の
組合せなど通常のどんなタイプのものでもよい。図の例
では、ＩＷは配線用の３つの導電層（ＩＬ、２Ｌ、３Ｌ
）を備えており、ＶＬＳ　Ｉチップはそれらのうち２つ
を備えている。配線層は、５Ｉ０２．５１３Ｎ４、ポリ
イミド（ＰＩ）またはそれらの組合せなど適当な誘電体
によって互いに分離されている。ＶＬＳ　Ｉチップと相
互接続用ウェーハの２つのパッド相互間の接続配線が、
破線で示されている。本発明では、こうした相互接続の
好ましい実施形態を、接触チップの形にすることを提案
する。もちろん、（バイポーラ技術以外の）他の技術を
使って、Ｖ　Ｌ、　Ｓ　ＴチップおよびＩＷ、たとえば
ＭＯ５／ＣＭＯ８を加工することもでき、ＶＬＳ　Ｔチ
ップとＩＷが同じ技術タイプのものである必要はない。
第５図、第６図および第７図をも参照しながら、電源シ
ステムについてより詳しく説明する。特に、キャリア基
板１をどのように使えば、相互接続用ウェーハＩＷ２お
よびＶＬＳＩチップ４１ｉ！：支持するだけでなく、た
とえば接地や■十用の埋設電力供給面や給電レールを収
容できるかが示されている。第５図の右側には、別々の
２つの給電レール（ＧＮＤおよび十Ｖ）が、キャリア１
中の対応する凹みまたはスロット５０内に設けられてい
るのが示されている。たとえば銅製の導電性の高いキャ
リヤの場合、接地電位を供給するためにキャリア１を使
って、第５図の左側に示すように、（＋Ｖ用に）ただひ
とつの給電レールを対応する小さい方のスロット５１中
に設けるだけですむようにすると有利である。
こうした構造により、やや大きな寸法の電力供給面を設
けて、低抵抗性の給電と分配を確保する供給線に比べて
それだけ△Ｉ効果が減少することに注意すべきである。
−例を示すと、第５図の給電レールの断面積は、５ｍｍ
（高さ）Ｘｏ、５ｍｍ（幅）もの大きさにできる。給電
レールは相互にまた基板に対して絶縁しなければならず
、それには、適当な誘電材料などの中に給電レールを埋
め込むなど通常の各種の方法が使える。さらに、（必要
なら）一般にＣＢで示すような、減結合コンデンサを追
加して設けることもできる。
ＶＬＳＩチップ４または相互接続用ウェーハ２あるいは
その両者への必要な電力供給用接続を実際に実現するた
め、埋設給電レールがキャリア１からチップまたはＩＷ
裏表面高さまで突き出すことが好ましい。こうすると、
同じ高さのパッド相互間で接続が実現できる。第６Ａ図
、第６Ｂ図には、第５図に６ＡＢで示した区域の細部に
ついて、このような接続の例が拡大して示されている。
電線または可撓タブ・ポンド６０（第６Ａ図）によるな
ど非常に様々な通常の方法で適当な接続が実方法、すな
わち接触針６１および６２を挿入したく既述の）接触チ
ップ５を用いる方法である。この例は、キャリア１とＶ
ＬＳＩチップ４の間の接続を示す。接触針６１は金属層
２２へのはんだ継手６３を介してキャリア１（上のパッ
ド）に接触する。別のはんだ継手６４を介して、接触針
６２およびチップ・パッド６５の接触が形成される。
後で、第８図および第９図に関してより詳しく説明する
ように、接触チップ５の上面にあるはんだリング６６と
６７は、その表面上の残りの層から絶縁されている。第
６Ａ図および第６Ｂ図では、キャリア基板１とチップ間
に確立された接続が示されているが、もちろん、これは
例示のためだけのものにすぎない。同じやり方で、他の
相互接続も実現できる。第７図は、給電レール７１．７
２．７３．７４とＩＷ２の穴８（周辺７０）中に配置さ
れたＶＬＳ　Ｉチップ４との間に設けられたいくつかの
相互接続の概略を平面図で示す。これらの相互接続は、
当然のことながら接触チップによって実現するのが最も
好ましい。接触チップは、前出の第１図、第２図、第５
図および第６Ｂ図に示されており、後でもう少し詳しく
説明する。
第８Ａ図および第８Ｂ図は、接触チップ５の本体の概略
図と断面図である。第９図は、接触チップ５が対応する
チップまたは配線用ウェーハのパッドとの間で所期の接
続をどのように確立するかを示したものである。接触チ
ップ５の本体には、第８Ｂ図の８０．８１などのように
典型的な直径が約１００μｍのヴアイア・ホールが形成
されている。はんだ材からなるリング８２および８３が
、接触チップ５の上面と下面においてヴアイア・ホール
８０．８１の周囲に設けられている。はんだリング８２
と８３は、通常のＰｂ５ｎ蒸着法によって約２０ないし
５０μｍの厚さに形成することが好ましい。必要とされ
る特定の接続に応じて、これらのはんだリングは、その
特定の表面配線レベル、すなわち信号分配面８４や電力
分配面８５に形成された残りの相互接続パターンに物理
的に接続される。これらの配線面は、ふつうのＡ、Ｑ−
Ｃｕまたはその他の適当な電気良導体材料製とすること
ができる。（接触チップ５の上面の）信号分配面８４の
場合が、第９図に示されている。
（８２，８３などの）はんだリング内の穴は、開運する
ヴアイア・ホール８０，８１の直径に比べて直径が小さ
く、たとえば第８Ｂ図に８６および８７として示すよう
なＰｂ５ｎのオーバーハングが生じるようになっている
。
接続したい回路や配線パッドに対する接触を実際に確立
するため、チップ５のヴアイア・ホール内に接触針が挿
入される。接触針に適した材料には、Ｐｂ５ｎなどのく
無電解）はんだ材で被覆されたＶ２Ａスチール、タング
ステンなどが含まれる。最終的配列は、さらに第９図を
参照するとよく理解できる。接触針９０は、挿入される
と、第８Ｂ図のヴアイア・ホール８０のリング８２およ
び８３などのように、ヴアイア・ホール１個当り２個の
「軟かい」はんだリングによって保持される。ただし、
接触針９０はある程度まで垂直方向の調整が可能なので
、パッドの高さが異なる場合でも信頼性のある接触が実
現できる。第９図には、チップ・パッドの高さの違いに
合わせて調節できる能力が、対応する矢印によって示さ
れている。
第８Ａ図に比べると、第９図の表現は、接触針（の一部
）と（上側の）表面上のく信号）配線パターンとの間に
相互接続が設けられている点で、−層完成されている。
接触チップ５のこの上面で接続されていない接触針は、
接触チップ５の（示されていない）下面の（電力供給用
）配線面に接続される。正確な穴パターンを備えた接触
チップ本体を形成する好ましい方法については、後で第
１１図に関して説明する。
第１０図に、前述の高性能配線用ウェーハ（Ｈｐｗｗ）
６を再び示すが、これは低抵抗かつ低容量の相互接続機
能を追加する必要がある場合に、本願で提案する配線方
式に追加できるものである。
開ロアのほかに、参照番号１００に示すように、上記の
タイプの接触針を備えた穴のグループがある。これらの
針は、下に伸びて（前出の第１図および第２図で２とし
て示した）相互接続用ウェーハ上の対応するパッドまで
達し、当該の配線バターンに応じてこのＨＰ　Ｗ　Ｗ実
装段で選択的に接続できる。）ＨＰＷＷ６の配線面は、
たとえば、第１０図に示す上面上のＸ配線面およびその
下面のＸ配線面として編成することが好ましい。第１０
図では、Ｘ方向に走るやや「大きい」（約１００μｍの
）導線のグループを１０１として示すが、これは先に接
触チップについて示したのと同じやり方で、対応する接
触針に接続されている。
以上説明した配線方式は、ｒＶＬｓＩに適した」実装シ
ステム中でＶＬＳＩチップの最適な相互接続をもたらす
。特に、ファン・イン数またはファン・アウト数が異な
ることによる相互接続の長さおよび負荷の違いが考慮に
入れられる。たとえば、第１のＶＬＳ　ｒチップの出力
を１本の線で第２のチップの人力に接続するには、相互
接続用ウェー凸段によるのが最良である。ただし、複数
のチップ人力を別のチップ上のひとつの出力に結合しよ
うとする場合、またはやや長い相互接続を設けようとす
る場合、ＨＰＷＷｔ−介して行なうのが好ましいやり方
である。
本願で提案する配線システムに使用される対応する線幅
に関する典型的な階層順位は、たとえば次の通りである
。
ＶＬＳ　Ｉチップ　　　　　　　　１μｍＴＷ％ＣＣ１
０μｍ ｔｌＰＷＷ　　　　　　　　　　１００μｍＭＬＣ１０
００μｍ 最後に、必要なら、上記のタイプの追加的配線構造（た
とえばＨＰＷＷ）を設けることができる。
その結果得られる実装は、さらに、回路のタイプが異な
り、またＭＯ５／ＣＭＯ５／ＥＣＬ／ＧａＡｓなど技術
のタイプが異なるＶＬＳＩチップを収容できる。
第１１Ａ図を参照しながら、接触チップおよび高性能配
線ウェーハ中に要求される品質に会った非常に精密なヴ
アイア・ホール・パターンを形成する好ましい方法を説
明する。
ＡＱドツト１１１が表面上に（典型的な直径１００μｍ
、厚さ２０〜３０μｍで）蒸着された、結晶軸方向が＜
１００＞のシリコン・ウェーハ１１０を、水晶スペーサ
１１３を使って水冷プレート１１２の上に配置する。赤
外ランプ１１４を使って、シリコン・ウェーハ１１０の
上面を約１１５０°Ｃの温度Ｔ１に加熱する。こうする
ことにより、ウェーハの両面間に約２００”Ｃ／ａｍの
温度勾配が生じる。−例を挙げると、Ｔ１が１１５００
Ｃのとき、Ｔ２は約１１４０°Ｃとなる。その結果、Ａ
Ｑドツト１１１が（矢印で示す通り）より高温の表面に
移動し、こうして参照番号１１５で示すＰ＋ドーピング
・チャネルまたは柱を形成する。ドープ濃度は、通常約
２Ｘ１０１９ＡＱ原子／ｃｍ３である。この熱移動の継
続時間は、約５分にすぎない。統いてウェーハを、Ｉ（
Ｆ　（５０％）：’Ｔ（ＮＯ３（７０％）　：　ＣＨ３
ＣＯＯＴｒ　（９９，５％）を含む溶液（成分比１：３
：８）中で、第１１Ｂ図に示すようにエッチする。
このエッチ過程の間、溶液を激しく撹拌し、図のように
ＦＩ２ｏ２を１滴ずつ加える。その結果、／ｌが移動し
たＰ＋ドーピングの柱が、約３μｍ／分のエッチ速度で
エッチされる。一方は、ウェーハ１１０の残りのＮドー
プされたシリコンは０゜０２μｍ／分未満というはるか
に低い速度でエッチされる。ＨＮ　Ｏ２の発生を避ける
ため、ちょうどＡ、Ｑドツト１１０だけを露出して、ウ
ェーハ表面をレジスト・マスクでおおうのが有利である
。
上記の方法は好ましいものであるが、超音波パンチング
、レーザまたは粒子ビーム技術による微小穿孔技法など
その他の方法も使用できる。
Ｅ、効果 本発明による効果を列挙すると、次のようになる。
（ｉ）　　集積回路チップの配線システムを、キャリア
、集積回路チップの相互接続用の半導体ウェーハ（ＴＷ
）、および接続用部材（ｃＣ）によって構成するように
したので、各構成部材にふされしい線幅の回路パターン
を形成するようにして、各々の収率、したがって配線シ
ステム全体の収率を高めることができる。
（ｉｉ）　　レール状の給電手段を半導体チップの近傍
まで引き出せるようにしたため、低抵抗の給電を実現で
きる。
（ｆｉ１）　　針状部材を挿入する接続用部材を用いて
集積回路チップ同士または集積回路チップと相互接続用
半導体ウェーハの間の電気的接続を形成するようにした
ので、従来のＣ，−４接合の場合のようなせん断ひずみ
の問題を解消でき、半導体チップに設けるパッドの数も
増やすことができる。
【図面の簡単な説明】
第１図は、最終組立品における各部分の相対位置を示す
、本願で提案した実装の主要部分の分解図である。 第２図は、配線および相互接続システムを特に強調した
、現場実装部品の原寸大および拡大部分断面図である。 第３図は、実装の相互接続用ウェーハ殿中にまたはその
段の上に設けられた種々のタイプの回路を示す、相互接
続ウェーへの平面図である。 第４図は、典型的な層順序を示す、ＶＬＳ　ｌチップと
相互接続用ウェーへの各部分の断面図である。 第５図と第６図は、給電／配電機能をとくに強調した、
相互接続用ウェーハとＶＬＳ　ｌチップを支えるキャリ
アの断面図である。 第７図は、ＶＬＳ　ｌチップおよび相互接続用ウェーハ
への（電力供給）接続の種々のタイプを示す平面図であ
る。 第８Ａ図と第８Ｂ図と第９図は、接触チップの構造およ
び機能を示す図である。 第１０図は、追加的高性能配線用ウェーハの形をとった
任意選択の配線段を示す図である。 第１１Ａ図と第１１Ｂ図は、たとえば接触チップなどに
おけるヴアイア・パターン形成の好ましい方法を示す概
略図である。 １・・・・キャリア、２・・・・相互接続用ウェーハ（
ｔＷ）、４・・・・ＶＬＳ　ｌチップ、５・・・・接触
チップ、６・・・・高性能配線用ウェーハ（ＨＰＷＷ）
、２０・・・・給電レール、６１．６２・・・・接触針
、６６．６７・・・・はんだリング、７１．７２．７３
．７４・・・・給電レール、８０．８１・・・・ヴアイ
ア・ホール、８２．８３・・・・はんだリング、８４・
・・・信号分配面、８５・・・・電力分配面、９０・・
・・接触ＦＩＧ、４ ＦＩＧ、７ ＦＩＧ、５

Claims (1)

  1. 【特許請求の範囲】 （ａ）給電レールが埋設されるとともに、該給電レール
    の冷却手段を備えたキャリアと、 （ｂ）（ｂ１）複数の導電層が形成されるとともに、回
    路素子も組み込まれた半導体ウェーハであって、 （ｂ２）集積回路チップを収容するための開口を持ち、
    該開口は収容された集積回路チップの周囲に上記給電レ
    ールを引き出すための間隙が残るように該集積回路チッ
    プよりも大きくした 集積回路チップの相互接続用の半導体ウェーハと、 （ｃ）（ｃ１）上記集積回路チップ同士または上記集積
    回路チップと上記半導体ウェーハの間の電気的接続を形
    成したい箇所の上に被せる部材であつて、 （ｃ２）導電層と、 （ｃ３）該導電層を貫く複数のヴアイア・ホールとが形
    成されており、 （ｃ４）該ヴアイア・ホールには、少なくとも表面に導
    電性を持たせた針状部材が挿入され、該針状部材と該導
    電層を介して上記所望の電気的接続が形成される接続用
    部材 とを備えた集積回路チップ配線システム。
JP62112681A 1986-08-22 1987-05-11 集積回路チップ用配線システム Granted JPS6353960A (ja)

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EP86111642A EP0257119B1 (en) 1986-08-22 1986-08-22 Integrated wiring system for vlsi
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