JPS6353701B2 - - Google Patents
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- JPS6353701B2 JPS6353701B2 JP54025451A JP2545179A JPS6353701B2 JP S6353701 B2 JPS6353701 B2 JP S6353701B2 JP 54025451 A JP54025451 A JP 54025451A JP 2545179 A JP2545179 A JP 2545179A JP S6353701 B2 JPS6353701 B2 JP S6353701B2
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- Japan
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- memory cell
- line
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 230000004044 response Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクセス時間の短い相補型の絶縁ゲ
ート型半導体装置のバイアス方法に関する。
ート型半導体装置のバイアス方法に関する。
相補型の絶縁ゲート型半導体装置は、消費電力
が少なく優れた装置であるが、応答速度が遅いた
めに応用範囲が限定される。速度の遅い主な原因
の一つは接合容量が大きいためである。特にデジ
ツト線の容量が大きく、選ばれたメモリセルの小
さなトランジスタを通して行線が設けられるた
め、行線の電位差をセンスアンプが受けるまでに
時間を要することになる。基板にバイアスをかけ
ておくと容量を小さくすることはできるが、消費
電力が増大して相補型絶縁ゲート型半導体装置の
特長が失われる。
が少なく優れた装置であるが、応答速度が遅いた
めに応用範囲が限定される。速度の遅い主な原因
の一つは接合容量が大きいためである。特にデジ
ツト線の容量が大きく、選ばれたメモリセルの小
さなトランジスタを通して行線が設けられるた
め、行線の電位差をセンスアンプが受けるまでに
時間を要することになる。基板にバイアスをかけ
ておくと容量を小さくすることはできるが、消費
電力が増大して相補型絶縁ゲート型半導体装置の
特長が失われる。
本発明はこれを改良するもので、メモリセルの
選択が行われて行線あるいは列線に電位が与えら
れる直前に特定のウエルにバイアスを与えて接合
容量を低下させることにより、応答速度を速くし
てしかも消費電力の小さくなる半導体装置のバイ
アス方法を提供することを目的とする。
選択が行われて行線あるいは列線に電位が与えら
れる直前に特定のウエルにバイアスを与えて接合
容量を低下させることにより、応答速度を速くし
てしかも消費電力の小さくなる半導体装置のバイ
アス方法を提供することを目的とする。
本発明は、デジツト線の接続されたメモリセル
上の特定の島状領域にバイアスを与える方法にお
いて、メモリセルの選択が行われたときに発生す
る選択信号によつて上記島状領域にバイアスを与
え、その後に行線あるいは列線にメモリセル指定
用の電位を与えることを特徴とする。この島状領
域とは一例として、Ｎ型基板に形成されたＰウエ
ルあるいはＰ型基板に形成されたＮウエルであ
る。
上の特定の島状領域にバイアスを与える方法にお
いて、メモリセルの選択が行われたときに発生す
る選択信号によつて上記島状領域にバイアスを与
え、その後に行線あるいは列線にメモリセル指定
用の電位を与えることを特徴とする。この島状領
域とは一例として、Ｎ型基板に形成されたＰウエ
ルあるいはＰ型基板に形成されたＮウエルであ
る。
本発明では、メモリセルの選択が行われた後、
行線あるいは列線に電位が与えられる前に選択信
号により、電位発生回路から特定のウエルにバイ
アス電位が与えられる。その後に行線あるいは列
線に電位が与えられてメモリセルのアドレストラ
ンジスタを動作させる。
行線あるいは列線に電位が与えられる前に選択信
号により、電位発生回路から特定のウエルにバイ
アス電位が与えられる。その後に行線あるいは列
線に電位が与えられてメモリセルのアドレストラ
ンジスタを動作させる。
〔実施例〕
以下図面を参照して本発明一実施例を説明す
る。
る。
第１図は、本発明実施例方法が適用される半導
体装置の構造を示す断面図である。図は相補型の
絶縁ゲート型半導体装置で、左下りのハツチング
は絶縁層を、右下りのハツチングは金属電極を示
す。それぞれ電極S1，S2はソースを、電極G1，
G2はゲートを、電極D1，D2はドレインを表す。
ここで、第１図最左端に示す電極Ｗは、Ｐウエル
にバイアスを与えるための電極であつて、電極Ｗ
に接続するP+領域は、金属電極とオーミツクコ
ンタクトがとれるように不純物濃度が制御されて
いる。
体装置の構造を示す断面図である。図は相補型の
絶縁ゲート型半導体装置で、左下りのハツチング
は絶縁層を、右下りのハツチングは金属電極を示
す。それぞれ電極S1，S2はソースを、電極G1，
G2はゲートを、電極D1，D2はドレインを表す。
ここで、第１図最左端に示す電極Ｗは、Ｐウエル
にバイアスを与えるための電極であつて、電極Ｗ
に接続するP+領域は、金属電極とオーミツクコ
ンタクトがとれるように不純物濃度が制御されて
いる。
第２図は本発明実施例方法が適用される記憶回
路要部のブロツク構成図である。メモリセルアレ
イMAには行選択回路CSおよび列選択回路RSが
接続され、選択されたメモリセルとの間にセンス
アツプSAを介して信号が交換される。ここで、
メモリセルアレイMAの中の各Ｐウエルの島状領
域IAは、前記したような構造により、電位発生
回路VGに接続されている。このＰウエルの島状
領域IA中には、トランスフアーゲートおよびフ
リツプフロツプトランジスタが配置されている。
トランスフアーゲートのドレイン側は、デジツト
線に接続されている。
路要部のブロツク構成図である。メモリセルアレ
イMAには行選択回路CSおよび列選択回路RSが
接続され、選択されたメモリセルとの間にセンス
アツプSAを介して信号が交換される。ここで、
メモリセルアレイMAの中の各Ｐウエルの島状領
域IAは、前記したような構造により、電位発生
回路VGに接続されている。このＰウエルの島状
領域IA中には、トランスフアーゲートおよびフ
リツプフロツプトランジスタが配置されている。
トランスフアーゲートのドレイン側は、デジツト
線に接続されている。
このような構成の半導体装置にバイアスをかけ
る本発明の特徴ある動作を第３図に示す動作タイ
ムチヤートを参照して説明する。
る本発明の特徴ある動作を第３図に示す動作タイ
ムチヤートを参照して説明する。
まず、メモリセルの選択が行われるときに、行
線あるいは列線に電位が与えられる前に、これに
先行して選択信号SELが電位発生回路VGを活性
化し、Ｐウエルに対して0V以下の電位を与える。
これによりデジツト線の容量が小さくされる。次
いで、行線あるいは列線に正電位が与えられて選
択され、アドレストランジスタを動作させる。
線あるいは列線に電位が与えられる前に、これに
先行して選択信号SELが電位発生回路VGを活性
化し、Ｐウエルに対して0V以下の電位を与える。
これによりデジツト線の容量が小さくされる。次
いで、行線あるいは列線に正電位が与えられて選
択され、アドレストランジスタを動作させる。
すなわち、第３図ａに示すように、選択信号
SELが表れると、Ｐウエルの電位は負にバイアス
され、この電位が安定化してから行線に電位が与
えられる。
SELが表れると、Ｐウエルの電位は負にバイアス
され、この電位が安定化してから行線に電位が与
えられる。
このように、本発明によればデジツト線の容量
による応答速度の遅れは改善され、しかも電力消
費量を大きくすることのない優れたバイアス方法
が得られる。
による応答速度の遅れは改善され、しかも電力消
費量を大きくすることのない優れたバイアス方法
が得られる。
第１図は本発明実施例が適用される半導体構造
を示す断面図。第２図は本発明実施例が適用され
る記憶回路要部のブロツク図。第３図は本発明実
施例の動作タイムチヤート。
を示す断面図。第２図は本発明実施例が適用され
る記憶回路要部のブロツク図。第３図は本発明実
施例の動作タイムチヤート。
Claims (1)
- 【特許請求の範囲】 １ デジツト線の接続されたメモリセル上の特定
の島状領域にバイアスを与える方法において、 メモリセルの選択が行われたときに発生する選
択信号によつて上記島状領域にバイアスを与え、 その後に行線あるいは列線にメモリセル指定用
の電位を与える ことを特徴とする半導体装置のバイアス方法。 ２ 半導体装置が相補型の絶縁ゲート型半導体装
置であつて、特定の島状領域がＮ型基板に形成さ
れたＰウエルもしくはＰ型基板に形成されたＮウ
エルであることを特徴とする特許請求の範囲第１
項に記載の半導体装置のバイアス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2545179A JPS55118666A (en) | 1979-03-05 | 1979-03-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2545179A JPS55118666A (en) | 1979-03-05 | 1979-03-05 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55118666A JPS55118666A (en) | 1980-09-11 |
| JPS6353701B2 true JPS6353701B2 (ja) | 1988-10-25 |
Family
ID=12166376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2545179A Granted JPS55118666A (en) | 1979-03-05 | 1979-03-05 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55118666A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57188863A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Field effect type semiconductor device |
| JPS5922359A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 集積化半導体記憶装置 |
| JPS6124090A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432082A (en) * | 1977-08-17 | 1979-03-09 | Hitachi Ltd | Semiconductor device |
-
1979
- 1979-03-05 JP JP2545179A patent/JPS55118666A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432082A (en) * | 1977-08-17 | 1979-03-09 | Hitachi Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55118666A (en) | 1980-09-11 |
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