JPS63500763A - 加入者線カ−ド装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 加入者線カード装置 発明の分野 本発明は、電話局電話交換機または自動式構内交換機（ＰＡＢＸ）に使用される 加入者線カード装置に関する。

背景技術 間知の交換機において、２線加入者線は、ラインカード回路により交換機のパル ス符号変調（ＰＣＭ）ハイウェイに接続される。

各加入者線用のライン（線：１ｉｎｅ）カード構成（アーキテクチャ−）は、個 別高圧部品により屡々形成され、入加入者線に直接接続される高圧回路、トラン スハイブリッド平衡回路網を具えた加入者線インタフェース回路（Ｓ　Ｌ　Ｉ　 Ｃ”）及びＣｏＦＩＤＥＣ回路、を具備する。単一のラインカード制御装置は、 各ラインのＣＯＦ　Ｉ　ＤＥＣ回路をＰＣＭハイウェイに接続する。

５ＬＩＣは、２線平衡加入者線より４線平衡加入者線への変換を実行し、４線平 衡加入者線は、交換機へ送信され、又は交換機より受信される信号用の個別伝送 線、オフフック検出及びリング・トリップ、直流線給電（定常電流または定常電 圧）及び２線インピ一ダンス整合を有する。

トランス・ハイブリッド平衡結線回路は、４線の受信線の信号が送信線に現われ ないようにする。

ＣＯＦ　Ｉ　ＤＥＣ回路は、４線信号のアナログ／ディジタル変換及びディジタ ル／アナログ変換を実行し、ゲイン（ｇａｉｎ）及び周波数調整、典型的な１３ ビツトより交換機のＰＣＭハイウェイの通常の８ビツトにデータ圧縮及び伸長を 実行する。

５ＬＩＣの既知の例は、Ｍｏｔｏｒｏｌａ　ＭＣ３４１９であり、典型的なＣｏ ＦＩＤＥＣ回路はＭｏｔｏｒｏｌａ　、ＭＣＩ４４００のファミリ　（ｆ”ａｍ ｉｌｙ）である。

前述の周知の加入者線カード構成（アーキテクチャ−）には、いくつかの不都合 な事がある。第一は、加入者線への高圧インタフェースが、一般的に個別部品で 形成されることである。

既知のディジタル・バイポーラ・プロセスは、ＣＯＦ　Ｉ　ＤＥＣのような複合 （ｃ　ｏｍｐ　ｌ　ｅ　ｘ）回路を十分小型に生産できないので、必然的にＣＯ Ｆ　Ｉ　ＤＥＣはＣＭＯ３集積回路技術で製作される。しかしながら、ＣＯＦ　 Ｉ　ＤＥＣはあるアナログ信号処理を提供するので、０Ｍ０３回路中でのそのよ うな処理の結果は、綜合雑音特性を悪化させる傾向となる。

本発明は、少なくとも好ましい実施例ではハードウェアが減少され、上述の不都 合の１つまたはそれ以上が軽減される加入者線カード装置を供給しようとするも のである。

発明の詳細な説明 本発明により、加入者線をインタフェースする比較的高圧部分及びオーバ・サン プル・アナログ／ディジタル及びディジタル　／アナログ変換を含む所定アナロ グ機能を演する比較的低圧部分、を含む多数の各加入者線用のアナログ回路手段 を包含し、その単一ディジタルプロセッサが、多数の各加入者線のディジタル信 号を処理するため時分割される。電話局またばＰＡＢＸにおいて使用される加入 者線カード装置が提供される。

本発明の実施例において、ディジタル信号プロセッサは、８加入者線の間で時分 割される。

本発明の典型的実施例は、以下の図面に関連し説明されるであろう。

第１図は、本発明の加入者線カード装置の概要構成図を図示する。

第２図は、第１図の装置で使用するのに適当なディジタル信号プロセッサの実施 例のより詳細な構成図である。

好ましい実施例の説明 第１図では、多数の２線加入者電話線１０の各々は、本例では８個であるが、各 高電圧インタフェース回路１１により交換機に受けられ、各インタフェース回路 はそれぞれ低電圧を、主としてアナログ電圧を、回路１２に送る。単一ディジタ ル信号プロセッサ１３は、各低電圧アナログ回路１２０間で時分割多重化され、 ディジタル信号プロセッサ１３の出力信号は、他の群の加入者線信号を操作する 類似ディジタル・プロセッサの出力信号とともにラインカード制御器回路１４の 制御のもとでＰＣＭハイウェイ１５に送られる。

各高電圧インタフェース回路１１は比較的筒車な回路であり、比較的高電圧の加 入者線１０をラインカード装置の残部の低電圧線とインタフェースする。比較的 低電圧のアナログ回路１２は、バイポーラ技術を最低限に利用し、加入者より交 換機に、または、その逆方向に通過する電話信号に、本質的なアナログ機能のみ を実行する。

これらアナログ機能は、２線加入者線上の差分信号が４線不平衡信号に変換され 、また、その逆の変換がなされる２線−４線変換を含み、直流ループ特性の整定 、オフ・フック検出、同相抑圧及び発生のトリミング、アンチ・エイリアシング （ａｎｔｉ−ａｌｉａｓｉｎｇ）及び再生フィルタリング、アナログ／ディジタ ル及びディジタル／アナログ変換を含む。

アンチ・エイリアシング・フィルタ帯域は、大音声信号をアナログ／ディジタル 変換器のナイキスト範囲以下に制限し、本実施例においては典型的に２ＭＨｚで ある。再生フィルタは実際上は積分回路（ｉｎｔｅｇｒａｔｏｒ）であり、ディ ジタル信号プロセッサ１３より低電圧アナログ回路１２に送られる信号のディジ タル／アナログ変換を実行する。

単一のディジタル・プロセッサ１３は、８個の低電圧アナログ回路１２の各々の 間に時分割多重化され、各低電圧回路１２のアナログ／ディジタル変換器はオー バ・サンプルされ、低電圧アナログ回路１２の出力を供給し、これは、４ＭＨｚ のオーバ・サンプル・ディジタル音声信号である。

本発明は、上述の高電圧インタフェース及び低電圧アナログ機能を実行する特定 回路になにも限定されるものでない。各高電圧インタフェース回路１１は対応す る低電圧アナログ回路１２とともに、典型的には国際公報Ｎｏ、　ＷＯ８４１０ ３１９１に開示され、既知の適当なディジタル／アナログ及びアナログ／ディジ タル変換器と共に使用される装置により形成可能である。その代りに、同様の回 路機能は、また、Ｍ　Ｏｔ　ｏ　ｒ　ｏ　ｌ　ａＭＣ３４１９５ＬＩＣを利用し て達成できる。

第２図には、第１図の装置のディジタル信号プロセッサＴ１３のより詳細な構成 図が図示される。信号が加入者線より交換機に送られる送信方向においては、各 低電圧アナログ回路１２からの４　Ｍ　Ｈｚオーバ・サンプル・ディジタル音声 信号は、マルチプレクサ２１の各入力端子２０により受信される。

マルチプレクサ２１は、ライン２２を介しディジタル・プロセッサ２３に接続さ れ、プロセッサの出力はデータ圧縮回路２４及びＰＣＭインタフェース２５を介 し、第１図のラインカード制御器１４０制御のちとに、ＰＣＭハイウェイ１５に 接続のため出力ハイウェイ２６に送られる。

信号が交換機より加入者線に送られる受信方向では、ＰＣＭハイウェイ３６のデ ータはＰＣＭインタフェース３５に抽出され、データ伸長器（ｅｘｐａｎｄｅｒ ）３４を介しディジタル・プロセッサ３３へ、さらに、デマルチプレクサ回路３ １へと送られる。デマルチプレクサ回路３１は８個の出力３０を与え、この出力 端子は低電圧アナログ回路１２の各々の１つに接続される。

ディジタル信号プロセッサの送信及び受信路の動作は、制御器４０の制御のもと にあり、制御器４０は、出力４１をマルチプレクサ２１及びデマルチプレクサ３ １に接続させ、出力４３をプロセッサ２３及び３３に接続させ、出力４４をデー タ圧縮及び伸長回路２４及び３４に接続させ、また、ＰＣＭインタフェース２５ 及び３５に接続される。

制御器４０自体は、データ・ハイウェイ５１を介しマイクロブ１コセツザ・イン タフェース５０に結合され、またさらにデー・−タ・ハイウェイ５３及び５４を 介しディジタル・プロセッサ３３及び２３にそれぞれ接続される。ディジタル・ プロセッサ２３及び３３はそれぞれ、データ・ハイウェイ５５を介し相互接続さ れる。

ディジタル信号プロセッサの送信及び受信路は本質的に逆樋能を実行するので、 動作は送信方向に関してだけ詳細に説明されるであろう。

４　Ｍ　Ｈｚオーバ・サンプル・ディジタル信号は８個の低電圧アナログ回路１ ２より送られ、（図示されない）デシメーション（ｄｅｃ　ｉｍａ　ｔ　ｉ　ｏ ｎ）フィルタを通過の後に端子２０のそれぞれの１つの端子において受信され、 デシメーション・フィルタは８個の加入者線チャネルの各データ速度を、４ＭＨ ｚサンプル・データ速度より６４ＫＨｚに変化させる。マルチプレクサ２１はそ こで、この８チヤネルを５１２ＫＨｚのデータ速度（例えば８Ｘ６４ＫＨｚ）に て単一の１３ビツトチヤネル２２に多重化する。

送信方向でディジタル・プロセッサ２３はさらに、サンプル周波数即ちデータ速 度が５１２Ｋｉ（ｚより６４ＫＨｚに変化されるデシメーションをおこない、ま た、ＣＣＩＴ’Ｔ”（国際電信電話諮問委員会）帯域制限をする。受信方向でプ ロセッサ３３は、信号補間（ｉｎｔｅｒｐｏｌａｔｉｏｎ）とともに同様なＣＣ ＩＴＴ帯域制限をおこない、２つのディジタル・プロセッサ２２及び３３は、デ ータ・ハイウェイ５５を介しともに作用し、２線インピーダンス・シミュレーシ ョン及びハイブリッド平衡（即ち、反響消去）をおこなう。

ディジタル・プロセッサ２３は６４　Ｋ　Ｈｚデータ速度で多重化１４ビツト出 力信号を供給し、その出力信号はデータ圧縮回路２４に送られ、圧縮回路は、Ａ またはＭＵ法データ圧縮をおこない、ビット数を１４より８に減小する。データ 圧縮回路２４の出力で供給される６４ＫＨｚの８ビット圧縮多重化信号は、ＰＣ Ｍインタフェース２５に送られ、インタフェースは動作し、８チヤネルを各々８ ＫＨｚのデータ速度を持つ８個の２線直列データ線に出力する。この８個の直列 データ線はデータ・ハイウェイ２６を形成し、そのうちの８チヤネルは、第１図 のラインカード制御器１４によりＰＣＭハイウェイ１５にさらに多重化される。

回路のタイミング及び順序（ｓｅｑｕｅｎｃｉｎｇ）は制御器４０により制御さ れ、マルチプレクサ２１及びデマルチプレクサ３１は制御器出力４１を介し制御 され、ディジタル・プロセッサ２３及び３３は線４３を介し制御され、ＰＣＭイ ンクフェース２５及び３５、データ圧縮及び伸長回路２４及び３４はともに、制 御器出力４４を介し制御される。

制御器４０は基本的に、典型的プログラマブル論理アレイの型のマイクロ・コー ドＲＯＭを含み、これは、プロセッサ２３及び３３にプこいするフィルタ・アル ゴリズムでプログラムされ、そのアルゴリズムはディジタル信号プロセッサが使 用される電話線の型式に対応する。フィルタ・アルゴリズムはデータ、ノ１イウ エイ５４を介しプロセッサ２３にロードされ、プロセッサ３３には、データ・ハ イウェイ５３により送られる。

データ・ハイウェイ５１を介し制御器４０に接続されるマイクロプロセッサ・イ ンタフェース５０は、マイクロプロセッサの介入を認め、制御器４０への種々の フィルタ係数の初期ダウンロード（ｄｏｗｎｌｏａｄｉｎｇ）を可能にする。

好ましい実施例においては、第２図のディジタル信号プロセッサは、単一の集積 回路チップとして提供されるが、商業的に入手可能な回路を利用して、ディジタ ル信号プロセッサを製作するのも同様に可能である。例えば、ディジタル・プロ セッサ２３及び３３ば制御器４０とともに、２個あるいはそれ以上のＴＥ　３２ 　ｏｓ積回路により提供可能であり、必要な個数は、ディジタル信号プロセッサ がその間に時分割される加入者線チャネルの数に依存する。ＴＥ３２０集積回路 の使用により、マイクロプロセッサインタフェース５０はこのチップに含まれて いるので、個別品目としては不要とすることも可能である。　データ圧縮及び伸 長回路２４及び３４は、適当な商業的に入手可能なプログラマブル論理アレイに より提供されることが可能であり、ＰＣＭインタフェース回路２５及び３５は、 ＩＡＴＣ２９５２ラインカード制御器により実現されうる。最後にラインカード 制御器１４は、ＨＤＬＣインタフェース・チップにより提供可能である。

加入者線ごとに簡単な高電圧インタフェース回路を１個使用する本発明の装置に おいて、回路の高電圧機能を、操作するために最小のシリコンが使用される。ま た、ラインアナログ／ディジタル及びディジタル／アナログ変換ごとに、簡単な 低電圧バイポーラ回路を１個使用することにより、バイポーラ・アナログ回路の 必要量が最小となる。多重化システムの８線に対する必要信号処理機能を操作す るため、ＣＭＯＳディジタル信号プロセッサを１個を使用することにより、ディ ジタル・ハードウェアは非常にＸ＋される。プロセッサは全部ディジタル回路で あり、多数のチャネルにだいし一度だけ、単に記憶（ｓｔｏｒｅ）フィルタ係数 及び他のパラメータを必要とするので、これは特にそうである。しかしながら、 この単一プロセッサは、単一加入者線だけの信号を処理することが可能であるデ ィジタル信号プロセッサの速度の、８倍の速度で動作することが可能でなければ ならない。

本発明は１例として説明されているだけで、本発明の範囲よりはずれることなく 、変更がおこなわれることが可能である。

例えば、説明した回路装置を構成するのに適している特定の商業的に入手可能な 集積回路が述べられているが、これら特定回路は、あらゆる他の既知の商業的入 手可能な類似品により、同様にうまく交換されることが可能である。また望まし いならば、高電圧インタフェース回路１１及び低電圧アナログ回路１２と同様に 、ディジタル信号プロセッサ１３は、単一注文設計集積回路として提供されるこ ともできる。高電圧インタフェース回路と低電圧アナログ回路はともに、独立集 積回路または単一結合集積回路のいづれとしても実現されうる。

特定のサンプルでは、ディジタル信号プロセッサ１３は、８個の加入者線チャネ ルの間のに分割されるものとして説明されているが、このチャネル数は説明だル ナのものであり、ディジタル信号プロセッサの速度能力により、多くすることも 少なくす１＋＋＋−キー嘲−ＭＩＡ−１’ｍｍｅＭＮ＠、ＰＣＴ／ＧＢ８６１０ ０５２５

Claims (3)

【特許請求の範囲】
1. １．加入者線をインタフェースする比較的高圧部分及び、オーバ・サンプル・ア ナログ／ディジタル及びディジタル／アナログ変換を含む所定アナログ機能を実 行する比較的低電圧部分、を含む多数の各加入者線用のアナログ回路手段を具備 し、その単一ディジタル信号プロセッサが多数の各加入者線のディジタル信号の 処理のため時分割されることを特徴とする電話局またはＰＡＢＸ用の加入者線カ ード装置。
2. ２．ディジタル信号プロセッサは、８加入者線の間で時分割される前記請求の範 囲第１項記載の加入者線カード装置。
3. ３．実質上的添付図面に関連し説明され、同図面に図示される加入者線カード装 置。