JP2001078239A - 加入者回路 - Google Patents
加入者回路Info
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- JP2001078239A JP2001078239A JP25373399A JP25373399A JP2001078239A JP 2001078239 A JP2001078239 A JP 2001078239A JP 25373399 A JP25373399 A JP 25373399A JP 25373399 A JP25373399 A JP 25373399A JP 2001078239 A JP2001078239 A JP 2001078239A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M19/00—Current supply arrangements for telephone systems
- H04M19/001—Current supply source at the exchanger providing current to substations
- H04M19/005—Feeding arrangements without the use of line transformers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/005—Interface circuits for subscriber lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M2201/00—Electronic components, circuits, software, systems or apparatus used in telephone systems
- H04M2201/06—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Interface Circuits In Exchanges (AREA)
- Devices For Supply Of Signal Current (AREA)
Abstract
(57)【要約】
【課題】 複数回路の加入者を高収容（小型化）し、低
コストで実現できる加入者回路を提供する。 【解決手段】 １個の低耐圧ＬＳＩ１１を各回線ごとの
Ａ／Ｄ５及びＤ／Ａ６を含まない多重信号処理回路のみ
で構成する。これにより低耐圧ＬＳＩ１１の小型化及び
低コスト化を図る。又、高耐圧ＬＳＩ１−１〜１−ｎと
低耐圧ＬＳＩ１１間を流れる信号はデジタル信号となる
ため各回線間のクロストークを減らすことも可能とな
る。
コストで実現できる加入者回路を提供する。 【解決手段】 １個の低耐圧ＬＳＩ１１を各回線ごとの
Ａ／Ｄ５及びＤ／Ａ６を含まない多重信号処理回路のみ
で構成する。これにより低耐圧ＬＳＩ１１の小型化及び
低コスト化を図る。又、高耐圧ＬＳＩ１−１〜１−ｎと
低耐圧ＬＳＩ１１間を流れる信号はデジタル信号となる
ため各回線間のクロストークを減らすことも可能とな
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は加入者回路に関し、
特に高耐圧のＬＳＩ（ｌａｒｇｅ ｓｃａｌｅｉｎｔｅ
ｇｒａｔｉｏｎ）と低耐圧のＬＳＩを使用して電子化し
た加入者回路に関する。
特に高耐圧のＬＳＩ（ｌａｒｇｅ ｓｃａｌｅｉｎｔｅ
ｇｒａｔｉｏｎ）と低耐圧のＬＳＩを使用して電子化し
た加入者回路に関する。
【０００２】
【従来の技術】図９は従来の加入者回路の一例の構成図
である。同図を参照すると、従来のｎ人（ｎは２以上の
整数とする）の加入者を収容実現する加入者回路は、ｎ
回線分の高耐圧ＬＳＩ１０１−１〜１０１−ｎと、１個
の低耐圧ＬＳＩ１１１とを含んで構成されていた。高耐
圧ＬＳＩは交換機の駆動電源（給電、呼出信号等）電圧
である−４８Ｖ系で動作可能なＬＳＩであり、そのよう
な電圧がかかる部分回路に使用される。低耐圧のＬＳＩ
はＴＴＬレベルの＋５Ｖ系の電源で動作するＬＳＩであ
り、交換機の内部ロジック処理動作を行う部分の回路に
使用される。
である。同図を参照すると、従来のｎ人（ｎは２以上の
整数とする）の加入者を収容実現する加入者回路は、ｎ
回線分の高耐圧ＬＳＩ１０１−１〜１０１−ｎと、１個
の低耐圧ＬＳＩ１１１とを含んで構成されていた。高耐
圧ＬＳＩは交換機の駆動電源（給電、呼出信号等）電圧
である−４８Ｖ系で動作可能なＬＳＩであり、そのよう
な電圧がかかる部分回路に使用される。低耐圧のＬＳＩ
はＴＴＬレベルの＋５Ｖ系の電源で動作するＬＳＩであ
り、交換機の内部ロジック処理動作を行う部分の回路に
使用される。
【０００３】そして、高耐圧ＬＳＩ１０１−１は加入者
の電話機と接続されその電話機に電源を供給する給電回
路１０２と、電話機からの音声信号を給電回路１０２を
介して受け取り増幅する差動増幅回路１０３と、低耐圧
ＬＳＩ１１１からの音声信号を受け取り給電回路１０２
を介して端子Ｔｉｐ，Ｒｉｎｇ（不図示）を駆動する駆
動回路１０４とを含む。この高耐圧ＬＳＩ１０１−１は
アナログＬＳＩで構成されている。なお、高耐圧ＬＳＩ
１０１−ｎの構成も高耐圧ＬＳＩ１０１−１と同様であ
るためその説明を省略する。
の電話機と接続されその電話機に電源を供給する給電回
路１０２と、電話機からの音声信号を給電回路１０２を
介して受け取り増幅する差動増幅回路１０３と、低耐圧
ＬＳＩ１１１からの音声信号を受け取り給電回路１０２
を介して端子Ｔｉｐ，Ｒｉｎｇ（不図示）を駆動する駆
動回路１０４とを含む。この高耐圧ＬＳＩ１０１−１は
アナログＬＳＩで構成されている。なお、高耐圧ＬＳＩ
１０１−ｎの構成も高耐圧ＬＳＩ１０１−１と同様であ
るためその説明を省略する。
【０００４】一方、低耐圧ＬＳＩ１１１はｎ回線分のＡ
／Ｄ変換器（以下、Ａ／Ｄという）１１２−１〜１１２
−ｎと、ｎ回線分のＤ／Ａ変換器（以下、Ｄ／Ａとい
う）１１３−１〜１１３−ｎと、１組の多重回路１１
４、分離回路１１５、デジタル信号処理回路１１６，１
１７とを含む。この低耐圧ＬＳＩ１１１はＡ／Ｄ変換器
１１２−１〜１１２−ｎ及びＤ／Ａ変換器１１３−１〜
１１３−ｎがアナログ回路で構成され、１組の多重回路
１１４、分離回路１１５、デジタル信号処理回路１１
６，１１７がデジタル回路で構成されている。
／Ｄ変換器（以下、Ａ／Ｄという）１１２−１〜１１２
−ｎと、ｎ回線分のＤ／Ａ変換器（以下、Ｄ／Ａとい
う）１１３−１〜１１３−ｎと、１組の多重回路１１
４、分離回路１１５、デジタル信号処理回路１１６，１
１７とを含む。この低耐圧ＬＳＩ１１１はＡ／Ｄ変換器
１１２−１〜１１２−ｎ及びＤ／Ａ変換器１１３−１〜
１１３−ｎがアナログ回路で構成され、１組の多重回路
１１４、分離回路１１５、デジタル信号処理回路１１
６，１１７がデジタル回路で構成されている。
【０００５】回線１の差動増幅回路１０３からの音声信
号はＡ／Ｄ１１２−１にてアナログ信号からデジタル信
号に変換され、多重回路１１４でｎ回線分多重された
後、デジタル信号処理回路１１６にてデジタル信号処理
され、その後上位装置（不図示）へ出力される。一方、
上位装置からのｎ回線分のデジタル信号はデジタル信号
処理回路１１７にてデジタル信号処理された後、分離回
路１１５にて各回線ごとのデジタル信号に分離され、回
線１用のデジタル信号はＤ／Ａ１１３−１に入力され
る。
号はＡ／Ｄ１１２−１にてアナログ信号からデジタル信
号に変換され、多重回路１１４でｎ回線分多重された
後、デジタル信号処理回路１１６にてデジタル信号処理
され、その後上位装置（不図示）へ出力される。一方、
上位装置からのｎ回線分のデジタル信号はデジタル信号
処理回路１１７にてデジタル信号処理された後、分離回
路１１５にて各回線ごとのデジタル信号に分離され、回
線１用のデジタル信号はＤ／Ａ１１３−１に入力され
る。
【０００６】そして、そのデジタル信号はＤ／Ａ１１３
−１にてアナログ信号に変換された後、高耐圧ＬＳＩ１
０１−１の駆動回路１０４に入力される。なお、回線ｎ
用の差動増幅回路１０３からの音声信号もＡ／Ｄ１１２
−ｎを介して多重回路１１４にて多重され、分離回路１
１５にて分離された回線ｎ用のデジタル信号もＤ／Ａ１
１３−ｎを介して回線ｎ用の駆動回路１０４に入力され
る。即ち、回線ｎ用の音声信号も低耐圧ＬＳＩ１１１に
て回線１用の信号と同様に処理される。
−１にてアナログ信号に変換された後、高耐圧ＬＳＩ１
０１−１の駆動回路１０４に入力される。なお、回線ｎ
用の差動増幅回路１０３からの音声信号もＡ／Ｄ１１２
−ｎを介して多重回路１１４にて多重され、分離回路１
１５にて分離された回線ｎ用のデジタル信号もＤ／Ａ１
１３−ｎを介して回線ｎ用の駆動回路１０４に入力され
る。即ち、回線ｎ用の音声信号も低耐圧ＬＳＩ１１１に
て回線１用の信号と同様に処理される。
【０００７】前述したように、Ａ／Ｄ１１２−１〜１１
２−ｎ及びＤ／Ａ１１３−１〜１１３−ｎはアナログＬ
ＳＩで構成されているため、高耐圧ＬＳＩ１０１−１〜
１０１−ｎと低耐圧ＬＳＩ１１１間の伝送線路１２１−
１〜１２１−ｎ，１２２−１，１２２−ｎにはアナログ
信号が流れることになる。
２−ｎ及びＤ／Ａ１１３−１〜１１３−ｎはアナログＬ
ＳＩで構成されているため、高耐圧ＬＳＩ１０１−１〜
１０１−ｎと低耐圧ＬＳＩ１１１間の伝送線路１２１−
１〜１２１−ｎ，１２２−１，１２２−ｎにはアナログ
信号が流れることになる。
【０００８】次に、従来の加入者回路の具体的な構成に
ついて説明する。図１０は従来の加入者回路の具体的な
構成図である。図１０を参照すると、従来の加入者回路
は一対の電話加入者線１３１−１，１３２−１にＴｉｐ
端子１３３−１及びＲｉｎｇ端子１３４−１が接続され
るとともに、Ｔｉｐ端子１３３−１及びＲｉｎｇ端子１
３４−１にそれぞれ給電回路（不図示）と、駆動回路
（ＤＲＶ）１３５と、２線の信号を差動で取り出す高耐
圧部の差動信号検出回路（ｄｉｆｆ）１３６と、その差
動信号から直流分を除去した後の交流の音声信号を低耐
圧回路に変換するレベルシフト回路（ＬＶＤＮＶ）１３
７と、駆動回路１３５の入力となる電圧電流変換回路
（Ｇｍ）１３８が接続され、この電圧電流変換回路１３
８の入力は外部端子（不図示）に接続される構成を有す
る高耐圧回路のＬＳＩ１４１をｎ回路分１４１−１〜１
４１−ｎ（ｎ＝２〜４程度）と、ｎ回路分のオーバーサ
ンプル型のＡ／Ｄ変換器（Ａ／Ｄ）１５１とＤ／Ａ変換
器（Ｄ／Ａ）１５２とを有し、共通のＤＳＰ（デジタル
信号プロセッサ）１５３で時分割（マルチプレクサ（Ｍ
ＵＸ）１６５にて）にＡ／Ｄ変換器１５１の出力をダウ
ンサンプリングしながら間引きするデシメーション回路
（ＤＣＭＴ１）１６１と、終端インピダンス合成回路
（ＨＺＤ）１６２を経由して受信ＰＣＭ信号を復号し、
受信チャネルフィルタ（Ｒｃｈ）１６３を通った受信側
の信号と加算した信号を補間しながらアップサンプリン
グするインタポレータ回路（ＩＴＰＬ２）１６４の出力
をデマルチプレクサ（ＤＭＵＸ）１６６を介してＤ／Ａ
変換器１５２に接続する構成を持つ低耐圧のＬＳＩ１７
１（１／ｎ個）とで構成されている。
ついて説明する。図１０は従来の加入者回路の具体的な
構成図である。図１０を参照すると、従来の加入者回路
は一対の電話加入者線１３１−１，１３２−１にＴｉｐ
端子１３３−１及びＲｉｎｇ端子１３４−１が接続され
るとともに、Ｔｉｐ端子１３３−１及びＲｉｎｇ端子１
３４−１にそれぞれ給電回路（不図示）と、駆動回路
（ＤＲＶ）１３５と、２線の信号を差動で取り出す高耐
圧部の差動信号検出回路（ｄｉｆｆ）１３６と、その差
動信号から直流分を除去した後の交流の音声信号を低耐
圧回路に変換するレベルシフト回路（ＬＶＤＮＶ）１３
７と、駆動回路１３５の入力となる電圧電流変換回路
（Ｇｍ）１３８が接続され、この電圧電流変換回路１３
８の入力は外部端子（不図示）に接続される構成を有す
る高耐圧回路のＬＳＩ１４１をｎ回路分１４１−１〜１
４１−ｎ（ｎ＝２〜４程度）と、ｎ回路分のオーバーサ
ンプル型のＡ／Ｄ変換器（Ａ／Ｄ）１５１とＤ／Ａ変換
器（Ｄ／Ａ）１５２とを有し、共通のＤＳＰ（デジタル
信号プロセッサ）１５３で時分割（マルチプレクサ（Ｍ
ＵＸ）１６５にて）にＡ／Ｄ変換器１５１の出力をダウ
ンサンプリングしながら間引きするデシメーション回路
（ＤＣＭＴ１）１６１と、終端インピダンス合成回路
（ＨＺＤ）１６２を経由して受信ＰＣＭ信号を復号し、
受信チャネルフィルタ（Ｒｃｈ）１６３を通った受信側
の信号と加算した信号を補間しながらアップサンプリン
グするインタポレータ回路（ＩＴＰＬ２）１６４の出力
をデマルチプレクサ（ＤＭＵＸ）１６６を介してＤ／Ａ
変換器１５２に接続する構成を持つ低耐圧のＬＳＩ１７
１（１／ｎ個）とで構成されている。
【０００９】又、低耐圧回路ＬＳＩ１７１のデシメーシ
ョン回路１６１からの信号は、４線側から入力される信
号の回り込みを抑えるハイブリッド回路（ＨＢ）１６７
（減算回路）を通り、送信のＣＯＤＥＣ機能（送信チャ
ネルフィルタ（Ｘｃｈ）１６８及びＡ／μ符号化部（Ｃ
ｏｍｐ）１６９）を経て、上位装置へのＰＣＭインタフ
ェース出力信号となる。
ョン回路１６１からの信号は、４線側から入力される信
号の回り込みを抑えるハイブリッド回路（ＨＢ）１６７
（減算回路）を通り、送信のＣＯＤＥＣ機能（送信チャ
ネルフィルタ（Ｘｃｈ）１６８及びＡ／μ符号化部（Ｃ
ｏｍｐ）１６９）を経て、上位装置へのＰＣＭインタフ
ェース出力信号となる。
【００１０】ここに、図９の差動増幅回路１０３及び駆
動回路１０４は図１０の差動信号検出回路（ｄｉｆｆ）
１３６及び駆動回路（ＤＲＶ）１３５にそれぞれ対応
し、図９のＡ／Ｄ１１２、Ｄ／Ａ１１３、多重回路１１
４、分離回路１１５は図１０のＡ／Ｄ１５１、Ｄ／Ａ１
５２、マルチプレクサ（ＭＵＸ）１６５、デマルチプレ
クサ（ＤＭＵＸ）１６６にそれぞれ対応し、図９のデジ
タル信号処理回路１１６，１１７は図１０のＤＳＰ１５
３からＭＵＸ１６５とＤＭＵＸ１６６とを除いた回路に
対応している。
動回路１０４は図１０の差動信号検出回路（ｄｉｆｆ）
１３６及び駆動回路（ＤＲＶ）１３５にそれぞれ対応
し、図９のＡ／Ｄ１１２、Ｄ／Ａ１１３、多重回路１１
４、分離回路１１５は図１０のＡ／Ｄ１５１、Ｄ／Ａ１
５２、マルチプレクサ（ＭＵＸ）１６５、デマルチプレ
クサ（ＤＭＵＸ）１６６にそれぞれ対応し、図９のデジ
タル信号処理回路１１６，１１７は図１０のＤＳＰ１５
３からＭＵＸ１６５とＤＭＵＸ１６６とを除いた回路に
対応している。
【００１１】又、この種の従来技術の他の例が特開昭６
０−７２４５８号公報（以下、文献１という）、特開平
１０−６５８３８号公報（以下、文献２という）、特開
平１０−３３６７１１号公報（以下、文献３という）、
特開平１１−７５２２６号公報（以下、文献４とい
う）、特開平４−３９９５８号公報（以下、文献５とい
う）に開示されている。
０−７２４５８号公報（以下、文献１という）、特開平
１０−６５８３８号公報（以下、文献２という）、特開
平１０−３３６７１１号公報（以下、文献３という）、
特開平１１−７５２２６号公報（以下、文献４とい
う）、特開平４−３９９５８号公報（以下、文献５とい
う）に開示されている。
【００１２】文献１開示の技術は、個々に設置されてい
る検出器を時分割多重処理により少ないハードウエアで
実現する、というものである。文献２開示の技術は、回
路規模の増大を招くことなく、通話電流極性切替え回路
を内蔵させる、というものである。文献３開示の技術
は、アナログ加入者回路とデジタル加入者回路との主要
部を共用化する、というものである。文献４開示の技術
は、信号出力部を低耐圧アンプで構成し、バイアス部を
高耐圧アンプで構成する、というものである。文献５開
示の技術は、低耐圧集積回路で加入者回路を構成する、
というものである。
る検出器を時分割多重処理により少ないハードウエアで
実現する、というものである。文献２開示の技術は、回
路規模の増大を招くことなく、通話電流極性切替え回路
を内蔵させる、というものである。文献３開示の技術
は、アナログ加入者回路とデジタル加入者回路との主要
部を共用化する、というものである。文献４開示の技術
は、信号出力部を低耐圧アンプで構成し、バイアス部を
高耐圧アンプで構成する、というものである。文献５開
示の技術は、低耐圧集積回路で加入者回路を構成する、
というものである。
【００１３】
【発明が解決しようとする課題】第１の問題点は、図９
を参照すると、低耐圧ＬＳＩ１１１にはＡ／Ｄ１１２及
びＤ／Ａ１１３がｎ回線分設けられるため、ＣＯＤＥＣ
機能の多重化比率を上げようとすると、低耐圧ＬＳＩ１
１１のアナログ回路領域が大きくなり、小型化が困難で
ある事である。
を参照すると、低耐圧ＬＳＩ１１１にはＡ／Ｄ１１２及
びＤ／Ａ１１３がｎ回線分設けられるため、ＣＯＤＥＣ
機能の多重化比率を上げようとすると、低耐圧ＬＳＩ１
１１のアナログ回路領域が大きくなり、小型化が困難で
ある事である。
【００１４】第２の問題点は、特性面においてもアナロ
グ回路が増える事で、他回路からのクロストークによる
影響が無視できなくなる可能性がある事である。即ち、
図９を参照すると、高耐圧ＬＳＩ１０１と低耐圧ＬＳＩ
１１１間に接続される伝送線路１２１，１２２にはアナ
ログ信号が伝送されるため、各回線間でクロストークが
生じやすいという事である。そして、このクロストーク
回避の為には低耐圧ＬＳＩ１１の面積を大きくしなけれ
ばならず、このためあまり集積化が期待出来ないという
ことである。従って、ｎ＝２〜４程度が限度であり、ｎ
＝１００程度の多重化度は期待できない。
グ回路が増える事で、他回路からのクロストークによる
影響が無視できなくなる可能性がある事である。即ち、
図９を参照すると、高耐圧ＬＳＩ１０１と低耐圧ＬＳＩ
１１１間に接続される伝送線路１２１，１２２にはアナ
ログ信号が伝送されるため、各回線間でクロストークが
生じやすいという事である。そして、このクロストーク
回避の為には低耐圧ＬＳＩ１１の面積を大きくしなけれ
ばならず、このためあまり集積化が期待出来ないという
ことである。従って、ｎ＝２〜４程度が限度であり、ｎ
＝１００程度の多重化度は期待できない。
【００１５】そこで本発明の目的は、複数回路の加入者
を高収容（小型化）し、低コストで実現できる加入者回
路を提供することにある。
を高収容（小型化）し、低コストで実現できる加入者回
路を提供することにある。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に本発明は、電話機に電源を供給する通話用電源供給手
段と、前記電話機より出力されるアナログ音声信号をデ
ジタル信号に変換するＡ／Ｄ変換手段とを各回線ごとに
別個の第１集積回路で構成し、前記各第１集積回路のＡ
／Ｄ変換手段からの前記デジタル信号を多重する多重手
段と、この多重手段の出力をデジタル信号処理するデジ
タル信号処理手段とを１個の第２集積回路で構成したこ
とを特徴とする。
に本発明は、電話機に電源を供給する通話用電源供給手
段と、前記電話機より出力されるアナログ音声信号をデ
ジタル信号に変換するＡ／Ｄ変換手段とを各回線ごとに
別個の第１集積回路で構成し、前記各第１集積回路のＡ
／Ｄ変換手段からの前記デジタル信号を多重する多重手
段と、この多重手段の出力をデジタル信号処理するデジ
タル信号処理手段とを１個の第２集積回路で構成したこ
とを特徴とする。
【００１７】又、本発明による他の発明は、前段からの
アナログ音声信号を駆動し電話機へ送出する信号駆動手
段と、前段からのデジタル信号をアナログ音声信号に変
換し前記信号駆動手段へ送出するＤ／Ａ変換手段とを各
回線ごとに別個の第１集積回路で構成し、前段からのデ
ジタル多重信号を各回線ごとの信号に分離し前記各Ｄ／
Ａ変換手段へ送出する分離手段と、前段からのデジタル
多重信号をデジタル信号処理し前記分離手段へ送出する
デジタル信号処理手段とを１個の第２集積回路で構成し
たことを特徴とする。
アナログ音声信号を駆動し電話機へ送出する信号駆動手
段と、前段からのデジタル信号をアナログ音声信号に変
換し前記信号駆動手段へ送出するＤ／Ａ変換手段とを各
回線ごとに別個の第１集積回路で構成し、前段からのデ
ジタル多重信号を各回線ごとの信号に分離し前記各Ｄ／
Ａ変換手段へ送出する分離手段と、前段からのデジタル
多重信号をデジタル信号処理し前記分離手段へ送出する
デジタル信号処理手段とを１個の第２集積回路で構成し
たことを特徴とする。
【００１８】本発明及び本発明による他の発明によれ
ば、第２集積回路から各回線ごとの処理を行う回路を排
除し、第２集積回路を多重信号を処理する回路のみで構
成したため、複数回路の加入者を高収容（小型化）し、
低コストで実現できる加入者回路を提供することが可能
となる。
ば、第２集積回路から各回線ごとの処理を行う回路を排
除し、第２集積回路を多重信号を処理する回路のみで構
成したため、複数回路の加入者を高収容（小型化）し、
低コストで実現できる加入者回路を提供することが可能
となる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る加入者回路の最良の実施の形態の構成図である。同図
を参照すると、本発明に係る加入者回路は、各回線ごと
に設けられた高耐圧ＬＳＩ１−１〜１−ｎと、１個の低
耐圧ＬＳＩ１１とからなる。そして、高耐圧ＬＳＩ１−
１〜１−ｎは各々が給電回路２と、差動増幅回路３と、
駆動回路４と、Ａ／Ｄ５と、Ｄ／Ａ６とを含んで構成さ
れるアナログＬＳＩである。一方、１個の低耐圧ＬＳＩ
１１は１組の多重回路１２、分離回路１３、デジタル信
号処理回路１４，１５とを含んで構成されるデジタルＬ
ＳＩである。
て添付図面を参照しながら説明する。図１は本発明に係
る加入者回路の最良の実施の形態の構成図である。同図
を参照すると、本発明に係る加入者回路は、各回線ごと
に設けられた高耐圧ＬＳＩ１−１〜１−ｎと、１個の低
耐圧ＬＳＩ１１とからなる。そして、高耐圧ＬＳＩ１−
１〜１−ｎは各々が給電回路２と、差動増幅回路３と、
駆動回路４と、Ａ／Ｄ５と、Ｄ／Ａ６とを含んで構成さ
れるアナログＬＳＩである。一方、１個の低耐圧ＬＳＩ
１１は１組の多重回路１２、分離回路１３、デジタル信
号処理回路１４，１５とを含んで構成されるデジタルＬ
ＳＩである。
【００２０】回線１の差動増幅回路３からの音声信号は
Ａ／Ｄ５にてアナログ信号からデジタル信号に変換さ
れ、多重回路１２でｎ回線分多重された後、デジタル信
号処理回路１４にてデジタル信号処理され、その後上位
装置（不図示）へ出力される。一方、上位装置からのｎ
回線分のデジタル信号はデジタル信号処理回路１５にて
デジタル信号処理された後、分離回路１３にて各回線ご
とのデジタル信号に分離され、回線１用のデジタル信号
はＤ／Ａ６に入力される。そして、そのデジタル信号は
Ｄ／Ａ６にてアナログ信号に変換された後、駆動回路４
に入力される。
Ａ／Ｄ５にてアナログ信号からデジタル信号に変換さ
れ、多重回路１２でｎ回線分多重された後、デジタル信
号処理回路１４にてデジタル信号処理され、その後上位
装置（不図示）へ出力される。一方、上位装置からのｎ
回線分のデジタル信号はデジタル信号処理回路１５にて
デジタル信号処理された後、分離回路１３にて各回線ご
とのデジタル信号に分離され、回線１用のデジタル信号
はＤ／Ａ６に入力される。そして、そのデジタル信号は
Ｄ／Ａ６にてアナログ信号に変換された後、駆動回路４
に入力される。
【００２１】なお、回線ｎ用の差動増幅回路３からの音
声信号も回線ｎ用のＡ／Ｄ５を介して多重回路１２にて
多重され、分離回路１３にて分離された回線ｎ用のデジ
タル信号も回線ｎ用のＤ／Ａ６を介して回線ｎ用の駆動
回路１０４に入力される。即ち、回線ｎ用の音声信号も
回線１用の信号と同様に処理される。
声信号も回線ｎ用のＡ／Ｄ５を介して多重回路１２にて
多重され、分離回路１３にて分離された回線ｎ用のデジ
タル信号も回線ｎ用のＤ／Ａ６を介して回線ｎ用の駆動
回路１０４に入力される。即ち、回線ｎ用の音声信号も
回線１用の信号と同様に処理される。
【００２２】図１に示されるように、１個の低耐圧ＬＳ
Ｉ１１は各回線ごとのＡ／Ｄ５及びＤ／Ａ６を含まない
構成となるため、ＣＯＤＥＣ機能の多重化比率を上げて
も低耐圧ＬＳＩ１１が大型化するということはなくな
る。即ち、低耐圧ＬＳＩ１１の小型化を図ることが可能
となる。
Ｉ１１は各回線ごとのＡ／Ｄ５及びＤ／Ａ６を含まない
構成となるため、ＣＯＤＥＣ機能の多重化比率を上げて
も低耐圧ＬＳＩ１１が大型化するということはなくな
る。即ち、低耐圧ＬＳＩ１１の小型化を図ることが可能
となる。
【００２３】さらに、図１に示されるように、高耐圧Ｌ
ＳＩ１−１〜１−ｎと低耐圧ＬＳＩ１１とを接続する伝
送線路２１−１〜２１−ｎ，２２−１〜２２−ｎにはデ
ジタル信号が流れることになる。なぜならば、Ａ／Ｄ５
と多重回路１２間を流れる信号も、Ｄ／Ａ６と分離回路
１３間を流れる信号もともにデジタル信号であるからで
ある。このように、伝送線路２１−１〜２１−ｎ，２２
−１〜２２−ｎにはデジタル信号が流れるため、低耐圧
ＬＳＩ１１内で他回線のアナログ回路からのクロストー
クの影響がほとんどない構成を実現することができる。
特に、低耐圧ＬＳＩ（デジタルＬＳＩ）の処理能力向上
が著しいため、多重度ｎを１００以上にすることも可能
であり、低耐圧ＬＳＩ（デジタルＬＳＩ）の１回線あた
りの実現コストはほぼ１／１００になる。
ＳＩ１−１〜１−ｎと低耐圧ＬＳＩ１１とを接続する伝
送線路２１−１〜２１−ｎ，２２−１〜２２−ｎにはデ
ジタル信号が流れることになる。なぜならば、Ａ／Ｄ５
と多重回路１２間を流れる信号も、Ｄ／Ａ６と分離回路
１３間を流れる信号もともにデジタル信号であるからで
ある。このように、伝送線路２１−１〜２１−ｎ，２２
−１〜２２−ｎにはデジタル信号が流れるため、低耐圧
ＬＳＩ１１内で他回線のアナログ回路からのクロストー
クの影響がほとんどない構成を実現することができる。
特に、低耐圧ＬＳＩ（デジタルＬＳＩ）の処理能力向上
が著しいため、多重度ｎを１００以上にすることも可能
であり、低耐圧ＬＳＩ（デジタルＬＳＩ）の１回線あた
りの実現コストはほぼ１／１００になる。
【００２４】
【実施例】以下、本発明の実施例について説明する。ま
ず、第１実施例について説明する。図２は本発明に係る
加入者回路の第１実施例の構成図である。同図を参照す
ると、加入者回路は各回線ごとの高耐圧ＬＳＩ（アナロ
グＬＳＩ）３１−１〜３１−ｎと、１個の低耐圧ＬＳＩ
（デジタルＬＳＩ）５１とから構成されている。
ず、第１実施例について説明する。図２は本発明に係る
加入者回路の第１実施例の構成図である。同図を参照す
ると、加入者回路は各回線ごとの高耐圧ＬＳＩ（アナロ
グＬＳＩ）３１−１〜３１−ｎと、１個の低耐圧ＬＳＩ
（デジタルＬＳＩ）５１とから構成されている。
【００２５】高耐圧ＬＳＩ３１−１は一対の電話加入者
線に接続されるＴｉｐ端子３２−１及びＲｉｎｇ端子３
３−１と、Ｔｉｐ端子３２−１及びＲｉｎｇ端子３３−
１に通話用の電流を供給する高耐圧部の給電回路（不図
示）と、駆動回路（ＤＲＶ）３４と、２線の信号を差動
で取り出す高耐圧部の差動信号検出回路（ｄｉｆｆ）３
５と、その差動信号から直流分を除去した後の交流の音
声信号を低耐圧回路に変換するレベルシフト回路（ＬＶ
ＣＮＶ）３６と、レベルシフト回路３６の出力のうちの
所定周波数成分を通過させるプレフィルタ（ＰＲＥ）３
７と、プレフィルタ３７の出力をＡ／Ｄ変換する低耐圧
部のオーバーサンプル型のＡ／Ｄ変換回路（Ａ／Ｄ）３
８と、Ａ／Ｄ変換回路３８の出力をダウンサンプリング
しながら間引きするデシメーション回路（ＤＣＭＴ１）
３９と、駆動回路３４の入力となる電圧電流変換回路
（ｇｍ）４０と、電圧電流変換回路（ｇｍ）４０の入力
となるポストフィルタ（Ｐｏｓｔ）４１と、ポストフィ
ルタ４１の入力となるＤ／Ａ変換器４２と、Ｄ／Ａ変換
器４２の入力となり外部端子から入力される信号を補間
しながらアップサンプリングするインタポレータ回路
（ＩＴＰＬ３）と、電圧電流変換回路４０とポストフィ
ルタ４１間に接続される加算回路４４と、レベルシフト
回路３６の出力と加算回路４４間に接続される終端イン
ピーダンス合成フィルタ（ＨＺＡ）４５と、駆動回路３
４とＴｉｐ端子３２−１及びＲｉｎｇ端子３３−１間に
接続される抵抗（Ｒｔ）４６及び抵抗（Ｒｒ）４７とを
含んで構成される。なお、高耐圧ＬＳＩ３１−ｎの構成
も高耐圧ＬＳＩ３１−１と同様であるため説明を省略す
る。
線に接続されるＴｉｐ端子３２−１及びＲｉｎｇ端子３
３−１と、Ｔｉｐ端子３２−１及びＲｉｎｇ端子３３−
１に通話用の電流を供給する高耐圧部の給電回路（不図
示）と、駆動回路（ＤＲＶ）３４と、２線の信号を差動
で取り出す高耐圧部の差動信号検出回路（ｄｉｆｆ）３
５と、その差動信号から直流分を除去した後の交流の音
声信号を低耐圧回路に変換するレベルシフト回路（ＬＶ
ＣＮＶ）３６と、レベルシフト回路３６の出力のうちの
所定周波数成分を通過させるプレフィルタ（ＰＲＥ）３
７と、プレフィルタ３７の出力をＡ／Ｄ変換する低耐圧
部のオーバーサンプル型のＡ／Ｄ変換回路（Ａ／Ｄ）３
８と、Ａ／Ｄ変換回路３８の出力をダウンサンプリング
しながら間引きするデシメーション回路（ＤＣＭＴ１）
３９と、駆動回路３４の入力となる電圧電流変換回路
（ｇｍ）４０と、電圧電流変換回路（ｇｍ）４０の入力
となるポストフィルタ（Ｐｏｓｔ）４１と、ポストフィ
ルタ４１の入力となるＤ／Ａ変換器４２と、Ｄ／Ａ変換
器４２の入力となり外部端子から入力される信号を補間
しながらアップサンプリングするインタポレータ回路
（ＩＴＰＬ３）と、電圧電流変換回路４０とポストフィ
ルタ４１間に接続される加算回路４４と、レベルシフト
回路３６の出力と加算回路４４間に接続される終端イン
ピーダンス合成フィルタ（ＨＺＡ）４５と、駆動回路３
４とＴｉｐ端子３２−１及びＲｉｎｇ端子３３−１間に
接続される抵抗（Ｒｔ）４６及び抵抗（Ｒｒ）４７とを
含んで構成される。なお、高耐圧ＬＳＩ３１−ｎの構成
も高耐圧ＬＳＩ３１−１と同様であるため説明を省略す
る。
【００２６】低耐圧ＬＳＩ５１は高耐圧ＬＳＩ３１−１
〜３１−ｎからの信号を多重化するマルチプレクサ（Ｍ
ＵＸ）５２と、デシメーション回路（ＤＣＭＴ２）５３
と、送信ゲイン調整回路（Ｘｇａｉｎ）５４と、送信チ
ャネルフィルタ（Ｘｃｈ）５５と、Ａ／μ符号コンプレ
ッサ（Ｃｏｍｐ）５６と、上位装置からの信号を復号化
するエキスパンダ（Ｅｘｐ）５７と、受信ゲイン調整回
路（Ｒｇａｉｎ）５８と、インタポレータ回路（ＩＴＰ
Ｌ１）５９と、受信チャネルフィルタ（Ｒｃｈ）６０
と、インタポレータ回路（ＩＴＰＬ２）６１と、周波数
特性補正回路フィルタ（ＨＯ）６２と、多重信号を分離
するデマルチプレクサ（ＤＭＵＸ）６３と、デマルチプ
レクサ６３と周波数特性補正回路フィルタ６２間に接続
される加算回路６４と、マルチプレクサ５２の出力と加
算回路２０１間に接続される終端インピーダンス合成フ
ィルタ（ＨＺＤ）６４と、デシメーション回路５３と送
信ゲイン調整回路５４間に接続される加算回路６５と、
受信チャネルフィルタ６０の出力と加算回路６５間に接
続されるハイブリッドフィルタ（ＨＢ）６６とを含んで
構成される。
〜３１−ｎからの信号を多重化するマルチプレクサ（Ｍ
ＵＸ）５２と、デシメーション回路（ＤＣＭＴ２）５３
と、送信ゲイン調整回路（Ｘｇａｉｎ）５４と、送信チ
ャネルフィルタ（Ｘｃｈ）５５と、Ａ／μ符号コンプレ
ッサ（Ｃｏｍｐ）５６と、上位装置からの信号を復号化
するエキスパンダ（Ｅｘｐ）５７と、受信ゲイン調整回
路（Ｒｇａｉｎ）５８と、インタポレータ回路（ＩＴＰ
Ｌ１）５９と、受信チャネルフィルタ（Ｒｃｈ）６０
と、インタポレータ回路（ＩＴＰＬ２）６１と、周波数
特性補正回路フィルタ（ＨＯ）６２と、多重信号を分離
するデマルチプレクサ（ＤＭＵＸ）６３と、デマルチプ
レクサ６３と周波数特性補正回路フィルタ６２間に接続
される加算回路６４と、マルチプレクサ５２の出力と加
算回路２０１間に接続される終端インピーダンス合成フ
ィルタ（ＨＺＤ）６４と、デシメーション回路５３と送
信ゲイン調整回路５４間に接続される加算回路６５と、
受信チャネルフィルタ６０の出力と加算回路６５間に接
続されるハイブリッドフィルタ（ＨＢ）６６とを含んで
構成される。
【００２７】この低耐圧ＬＳＩ５１はＡ／Ｄ３８にてＡ
／Ｄ変換後の出力をｎ回路分多重化した入力とするＤＳ
Ｐ（デジタル信号プロセッサ）であり、時分割処理でｎ
回路分の終端インピダンス合成回路（ＨＺＤ）６４、ハ
イブリッド回路（ＨＢ）６６、送信ゲイン調整（Ｘｇａ
ｉｎ）５４、受信ゲイン調整（Ｒｇａｉｎ）５８、送受
信のＣＯＤＥＣ機能（送信チャネルフィルタ（Ｘｃｈ）
５５、受信チャネルフィルタ（Ｒｃｈ）６０、Ａ／μ符
号コンプレッサ（Ｃｏｍｐ）５６、エキスパンダ（Ｅｘ
ｐ）５７をデジタルフィルタで構成し、上位装置への入
出力信号はＰＣＭインタフェースの構成となる。
／Ｄ変換後の出力をｎ回路分多重化した入力とするＤＳ
Ｐ（デジタル信号プロセッサ）であり、時分割処理でｎ
回路分の終端インピダンス合成回路（ＨＺＤ）６４、ハ
イブリッド回路（ＨＢ）６６、送信ゲイン調整（Ｘｇａ
ｉｎ）５４、受信ゲイン調整（Ｒｇａｉｎ）５８、送受
信のＣＯＤＥＣ機能（送信チャネルフィルタ（Ｘｃｈ）
５５、受信チャネルフィルタ（Ｒｃｈ）６０、Ａ／μ符
号コンプレッサ（Ｃｏｍｐ）５６、エキスパンダ（Ｅｘ
ｐ）５７をデジタルフィルタで構成し、上位装置への入
出力信号はＰＣＭインタフェースの構成となる。
【００２８】次に、第１実施例の動作について説明す
る。低耐圧のＣＭＯＳトランジスタ回路と高耐圧トラン
ジスタ回路を含んだミックスドテクノロジーを使用した
高耐圧ＬＳＩ３１をＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）として説明する。第１の高耐圧のＳ
ＯＩ−ＬＳＩ３１−１に構成される回路を使って説明す
る。第ｎの高耐圧のＳＯＩ−ＬＳＩ３１−ｎで構成され
る回路も同様であるが、ＤＳＰに取り込む信号を制御す
る絶対タイミングが異なるだけで、取り込みタイミング
で正規化した相対タイミング動作は、ｎ番目のどの回路
をとっても同じである。
る。低耐圧のＣＭＯＳトランジスタ回路と高耐圧トラン
ジスタ回路を含んだミックスドテクノロジーを使用した
高耐圧ＬＳＩ３１をＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）として説明する。第１の高耐圧のＳ
ＯＩ−ＬＳＩ３１−１に構成される回路を使って説明す
る。第ｎの高耐圧のＳＯＩ−ＬＳＩ３１−ｎで構成され
る回路も同様であるが、ＤＳＰに取り込む信号を制御す
る絶対タイミングが異なるだけで、取り込みタイミング
で正規化した相対タイミング動作は、ｎ番目のどの回路
をとっても同じである。
【００２９】図２を参照すると、差動信号検出回路（ｄ
ｉｆｆ）３５は、通常差動増幅器で構成される為、電話
機側に供給する通話電流に対応した直流電圧のオフセッ
トが乗った形で、音声信号の差動信号を取り出す。レベ
ルシフト回路（ＬＶＣＮＶ）３６は、ハイパスフィルタ
ーで直流を除去して音声信号だけを取り出し、Ａ／Ｄ変
換器３８の入力レベルに合わせると同時に加入者線の終
端インピーダンスの実数部の合成関数を帰還する終端イ
ンピーダンス合成フィルタ（ＨＺＡ）４５の入力にもな
る。Ａ／Ｄ変換器３８は、デルターシグマ型などのオー
バーサンプリングＡ／Ｄ変換器で構成される。このＡ／
Ｄ変換器３８の出力は、１ビットで１Ｍｂｐｓデータで
あり、デシメーション回路（ＤＣＭＴ１）３９で、１４
ビットの６４ＫＨｚサンプルのデータに間引きする。
ｉｆｆ）３５は、通常差動増幅器で構成される為、電話
機側に供給する通話電流に対応した直流電圧のオフセッ
トが乗った形で、音声信号の差動信号を取り出す。レベ
ルシフト回路（ＬＶＣＮＶ）３６は、ハイパスフィルタ
ーで直流を除去して音声信号だけを取り出し、Ａ／Ｄ変
換器３８の入力レベルに合わせると同時に加入者線の終
端インピーダンスの実数部の合成関数を帰還する終端イ
ンピーダンス合成フィルタ（ＨＺＡ）４５の入力にもな
る。Ａ／Ｄ変換器３８は、デルターシグマ型などのオー
バーサンプリングＡ／Ｄ変換器で構成される。このＡ／
Ｄ変換器３８の出力は、１ビットで１Ｍｂｐｓデータで
あり、デシメーション回路（ＤＣＭＴ１）３９で、１４
ビットの６４ＫＨｚサンプルのデータに間引きする。
【００３０】マルチプレクサ（ＭＵＸ）５２は、６４Ｋ
Ｈｚのｎ倍のタイミングでデシメーション回路（ＤＣＭ
Ｔ１）３９からの入力をＤＳＰの入力に取り込む。ＤＳ
Ｐは、各種のデジタルフィルタ演算を時分割で実施す
る。ＤＳＰは加入者線の終端インピダンス合成フィルタ
（ＨＺＤ）６４のフィルタ演算を６４ＫＨｚサンプリン
グで行いながら、ハイブリッド回路機能を実現するため
に、６４ＫＨｚのデシメータ出力を更に３２ＫＨｚまで
にダウンサンプリングし、８ＫＨｚ周期で入力されるＰ
ＣＭ符号の受信信号をリニア変換して、受信ゲイン調整
回路（Ｒｇａｉｎ）５８で所望の受信レベルに変換した
あとの信号をインタポレータ回路（ＩＴＰＬ１）５９で
１６ＫＨｚにアップサンプリングし、受信チャネルフィ
ルタ（Ｒｃｈ）６０を通った後、ハイブリッドフィルタ
（ＨＢ）６６を演算した結果と加算器６５にて加算す
る。その加算結果は、送信ゲイン調整回路（Ｘｇａｉ
ｎ）５４で、所望の受信レベルに調整されて、送信チャ
ネルフィルタ（Ｘｃｈ）５５を経て、コンプレッサ（Ｃ
ｏｍｐ）５６でＰＣＭ符号に変換される。受信チャネル
フィルタ（Ｒｃｈ）６０の出力は、一方インタポレータ
（ＩＴＰＬ２）６１で６４ＫＨｚにアップサンプリング
され、周波数特性補正回路（Ｈ０）６２を経由して、イ
ンピダンス合成回路（ＨＺＤ）６４の出力と加算され
る。
Ｈｚのｎ倍のタイミングでデシメーション回路（ＤＣＭ
Ｔ１）３９からの入力をＤＳＰの入力に取り込む。ＤＳ
Ｐは、各種のデジタルフィルタ演算を時分割で実施す
る。ＤＳＰは加入者線の終端インピダンス合成フィルタ
（ＨＺＤ）６４のフィルタ演算を６４ＫＨｚサンプリン
グで行いながら、ハイブリッド回路機能を実現するため
に、６４ＫＨｚのデシメータ出力を更に３２ＫＨｚまで
にダウンサンプリングし、８ＫＨｚ周期で入力されるＰ
ＣＭ符号の受信信号をリニア変換して、受信ゲイン調整
回路（Ｒｇａｉｎ）５８で所望の受信レベルに変換した
あとの信号をインタポレータ回路（ＩＴＰＬ１）５９で
１６ＫＨｚにアップサンプリングし、受信チャネルフィ
ルタ（Ｒｃｈ）６０を通った後、ハイブリッドフィルタ
（ＨＢ）６６を演算した結果と加算器６５にて加算す
る。その加算結果は、送信ゲイン調整回路（Ｘｇａｉ
ｎ）５４で、所望の受信レベルに調整されて、送信チャ
ネルフィルタ（Ｘｃｈ）５５を経て、コンプレッサ（Ｃ
ｏｍｐ）５６でＰＣＭ符号に変換される。受信チャネル
フィルタ（Ｒｃｈ）６０の出力は、一方インタポレータ
（ＩＴＰＬ２）６１で６４ＫＨｚにアップサンプリング
され、周波数特性補正回路（Ｈ０）６２を経由して、イ
ンピダンス合成回路（ＨＺＤ）６４の出力と加算され
る。
【００３１】上記加算結果は、デマルチプレクサ（ＤＭ
ＵＸ）６３経由で、ＤＳＰから出力されるｎ回路分のデ
ータの中から、所定のタイミングで高耐圧ＬＳＩ３１−
１〜３１−ｎのインタポレータ回路（ＩＴＰＬ３）４３
に引き渡す。高耐圧ＬＳＩ３１−１〜３１−ｎのインタ
ポレータ回路（ＩＴＰＬ３）４３でアップサンプリング
（例えば、１２８ＫＨｚ）され、Ｄ／Ａ４２に入力され
る。Ｄ／Ａ４２の出力は、ポストフィルタ（Ｐｏｓｔ）
４１でスムージングされて、終端インピーダンスの実数
部の合成関数を帰還する終端インピーダンス合成フィル
タ（ＨＺＡ）４５の出力と加算器４４で加算し、電圧電
流変換回路（ｇｍ）４０の入力に出力される。電圧電流
変換回路（ｇｍ）４０の出力は、電流入力電圧出力型の
非反転出力と反転出力を持つ駆動回路（ＤＲＶ）３４に
入力される。駆動回路（ＤＲＶ）３４は、抵抗（Ｒｔ）
４６，（Ｒｒ）４７を経てＴｉｐ端子３２−１〜３２−
ｎ及びＲｉｎｇ端子３３−１〜３３−ｎを駆動する。
ＵＸ）６３経由で、ＤＳＰから出力されるｎ回路分のデ
ータの中から、所定のタイミングで高耐圧ＬＳＩ３１−
１〜３１−ｎのインタポレータ回路（ＩＴＰＬ３）４３
に引き渡す。高耐圧ＬＳＩ３１−１〜３１−ｎのインタ
ポレータ回路（ＩＴＰＬ３）４３でアップサンプリング
（例えば、１２８ＫＨｚ）され、Ｄ／Ａ４２に入力され
る。Ｄ／Ａ４２の出力は、ポストフィルタ（Ｐｏｓｔ）
４１でスムージングされて、終端インピーダンスの実数
部の合成関数を帰還する終端インピーダンス合成フィル
タ（ＨＺＡ）４５の出力と加算器４４で加算し、電圧電
流変換回路（ｇｍ）４０の入力に出力される。電圧電流
変換回路（ｇｍ）４０の出力は、電流入力電圧出力型の
非反転出力と反転出力を持つ駆動回路（ＤＲＶ）３４に
入力される。駆動回路（ＤＲＶ）３４は、抵抗（Ｒｔ）
４６，（Ｒｒ）４７を経てＴｉｐ端子３２−１〜３２−
ｎ及びＲｉｎｇ端子３３−１〜３３−ｎを駆動する。
【００３２】なお、ＤＳＰは上位装置からＰＣＭ信号に
多重されて各種のデジタルフィルタの係数値を受け取
り、書き換え可能な構成になっており、実際の各回路対
応（各回線対応）の演算時に必要な係数を取り出し、演
算できる構成になっている。
多重されて各種のデジタルフィルタの係数値を受け取
り、書き換え可能な構成になっており、実際の各回路対
応（各回線対応）の演算時に必要な係数を取り出し、演
算できる構成になっている。
【００３３】ここに、図１の差動増幅回路３及び駆動回
路４は図２の差動信号検出回路（ｄｉｆｆ）３５及び駆
動回路（ＤＲＶ）３４にそれぞれ対応し、図１のＡ／Ｄ
５、Ｄ／Ａ６、多重回路１２、分離回路１３は図２のＡ
／Ｄ３８、Ｄ／Ａ４２、マルチプレクサ（ＭＵＸ）５
２、デマルチプレクサ（ＤＭＵＸ）６３にそれぞれ対応
し、図１のデジタル信号処理回路１４，１５は図２の低
耐圧ＬＳＩ５１からＭＵＸ５２とＤＭＵＸ６３とを除い
た回路に対応している。
路４は図２の差動信号検出回路（ｄｉｆｆ）３５及び駆
動回路（ＤＲＶ）３４にそれぞれ対応し、図１のＡ／Ｄ
５、Ｄ／Ａ６、多重回路１２、分離回路１３は図２のＡ
／Ｄ３８、Ｄ／Ａ４２、マルチプレクサ（ＭＵＸ）５
２、デマルチプレクサ（ＤＭＵＸ）６３にそれぞれ対応
し、図１のデジタル信号処理回路１４，１５は図２の低
耐圧ＬＳＩ５１からＭＵＸ５２とＤＭＵＸ６３とを除い
た回路に対応している。
【００３４】図２の高耐圧ＬＳＩ３１−１〜３１−ｎで
は給電回路２の図示が省略されていた。次に、この給電
回路２について説明する。図３は給電回路を含む加入者
回路の部分回路図である。図３を参照すると、加入者回
路は給電回路２と、終端・ハイブリッド回路７１と、送
信レベル設定回路７２と、受信レベル設定回路７３と、
ＣＯＤＥＣ７４とを含んで構成される。
は給電回路２の図示が省略されていた。次に、この給電
回路２について説明する。図３は給電回路を含む加入者
回路の部分回路図である。図３を参照すると、加入者回
路は給電回路２と、終端・ハイブリッド回路７１と、送
信レベル設定回路７２と、受信レベル設定回路７３と、
ＣＯＤＥＣ７４とを含んで構成される。
【００３５】これらのうち、図２に表示されていないの
は図３の給電回路２と電話機７５である。図３の終端・
ハイブリッド回路７１は図２のＴｉｐ端子３２−１及び
Ｒｉｎｇ端子３３−１から差動信号検出回路（ｄｉｆ
ｆ）３５及び駆動回路（ＤＲＶ）３４までに相当し、図
３の送信レベル設定回路７２は図２の送信ゲイン調整回
路（Ｘｇａｉｎ）５４に相当し、図３の受信レベル設定
回路７３は図２の受信ゲイン調整回路（Ｒｇａｉｎ）５
８に相当し、図３のＣＯＤＥＣ７４は図２の送信チャネ
ルフィルタ（Ｘｃｈ）５５とＡ／μ符号コンプレッサ
（Ｃｏｍｐ）５６と受信チャネルフィルタ（Ｒｃｈ）６
０とエキスパンダ（Ｅｘｐ）５７とに相当する。より具
体的には図３のＣＯＤＥＣ７４はコード部７６とデコー
ド部７７とからなり、コード部７６には送信チャネルフ
ィルタ（Ｘｃｈ）５５とＡ／μ符号コンプレッサ（Ｃｏ
ｍｐ）５６とが含まれ、デコード部７７には受信チャネ
ルフィルタ（Ｒｃｈ）６０とエキスパンダ（Ｅｘｐ）５
７とが含まれる。図３において、その他の図２に記載の
構成部分は図示が省略されている。
は図３の給電回路２と電話機７５である。図３の終端・
ハイブリッド回路７１は図２のＴｉｐ端子３２−１及び
Ｒｉｎｇ端子３３−１から差動信号検出回路（ｄｉｆ
ｆ）３５及び駆動回路（ＤＲＶ）３４までに相当し、図
３の送信レベル設定回路７２は図２の送信ゲイン調整回
路（Ｘｇａｉｎ）５４に相当し、図３の受信レベル設定
回路７３は図２の受信ゲイン調整回路（Ｒｇａｉｎ）５
８に相当し、図３のＣＯＤＥＣ７４は図２の送信チャネ
ルフィルタ（Ｘｃｈ）５５とＡ／μ符号コンプレッサ
（Ｃｏｍｐ）５６と受信チャネルフィルタ（Ｒｃｈ）６
０とエキスパンダ（Ｅｘｐ）５７とに相当する。より具
体的には図３のＣＯＤＥＣ７４はコード部７６とデコー
ド部７７とからなり、コード部７６には送信チャネルフ
ィルタ（Ｘｃｈ）５５とＡ／μ符号コンプレッサ（Ｃｏ
ｍｐ）５６とが含まれ、デコード部７７には受信チャネ
ルフィルタ（Ｒｃｈ）６０とエキスパンダ（Ｅｘｐ）５
７とが含まれる。図３において、その他の図２に記載の
構成部分は図示が省略されている。
【００３６】図３を参照すると、終端・ハイブリッド回
路７１は変圧器８１と、インピーダンス素子８２〜８４
と、コンデンサ８５とを含んで構成される。いま、便宜
上、変圧器８１のコンデンサ８５接続側を１次側、イン
ピーダンス素子８２〜８４接続側を２次側と称すること
にする。この変圧器８１の１次側には給電回路２が接続
されており、給電回路２は電源８６と、抵抗８７及びコ
イル８８の直列接続回路と、抵抗８９及びコイル９０の
直列接続回路とから構成されている。そして、コイル８
８の他端には電源８６が接続され、コイル９０の他端は
接地されている。又、抵抗８７及びコイル８８の直列接
続回路は変圧器８１の１次側コイル及びコンデンサ８５
を介して抵抗８９及びコイル９０の直列接続回路と直列
に接続されている。なお、コンデンサ８５は直流阻止用
である。
路７１は変圧器８１と、インピーダンス素子８２〜８４
と、コンデンサ８５とを含んで構成される。いま、便宜
上、変圧器８１のコンデンサ８５接続側を１次側、イン
ピーダンス素子８２〜８４接続側を２次側と称すること
にする。この変圧器８１の１次側には給電回路２が接続
されており、給電回路２は電源８６と、抵抗８７及びコ
イル８８の直列接続回路と、抵抗８９及びコイル９０の
直列接続回路とから構成されている。そして、コイル８
８の他端には電源８６が接続され、コイル９０の他端は
接地されている。又、抵抗８７及びコイル８８の直列接
続回路は変圧器８１の１次側コイル及びコンデンサ８５
を介して抵抗８９及びコイル９０の直列接続回路と直列
に接続されている。なお、コンデンサ８５は直流阻止用
である。
【００３７】そして、抵抗８９及びコイル９０の直列接
続回路、Ｔｉｐ端子３２−１、電話機７５、Ｒｉｎｇ端
子３３−１、抵抗８７及びコイル８８の直列接続回路、
電源８６の方向に電源電流が流れ、電話機７５に電源が
供給される。一方、上位装置からの信号は変圧器８１を
介して電話機７５に伝送され、電話機７５からの信号は
変圧器８１を介して上位装置に伝送される。従って、電
話機７５は給電を受けることと信号の送受の両者が可能
である。
続回路、Ｔｉｐ端子３２−１、電話機７５、Ｒｉｎｇ端
子３３−１、抵抗８７及びコイル８８の直列接続回路、
電源８６の方向に電源電流が流れ、電話機７５に電源が
供給される。一方、上位装置からの信号は変圧器８１を
介して電話機７５に伝送され、電話機７５からの信号は
変圧器８１を介して上位装置に伝送される。従って、電
話機７５は給電を受けることと信号の送受の両者が可能
である。
【００３８】次に、第２実施例について説明する。低耐
圧のＣＭＯＳトランジスタ回路と高耐圧トランジスタ回
路を含んだミックスドテクノロジーを使用した高耐圧Ｌ
ＳＩは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）の代わりにＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃ
ＭＯＳ）や、ＢＣＤ（Ｂｉｐｏｌａｒ−ＣＭＯＳ−ＤＭ
ＯＳ）のプロセス技術を使用しても良い。
圧のＣＭＯＳトランジスタ回路と高耐圧トランジスタ回
路を含んだミックスドテクノロジーを使用した高耐圧Ｌ
ＳＩは、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）の代わりにＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ−Ｃ
ＭＯＳ）や、ＢＣＤ（Ｂｉｐｏｌａｒ−ＣＭＯＳ−ＤＭ
ＯＳ）のプロセス技術を使用しても良い。
【００３９】次に、第３実施例について説明する。図４
は第３実施例の構成図である。第１実施例（図２参照）
では高耐圧ＬＳＩ３１−１にデシメーション回路（ＤＣ
ＭＴ１）３９を配置したが、図４に示すようにこのデシ
メーション回路（ＤＣＭＴ１）３９を低耐圧ＬＳＩ９２
側に配置しても良い。又、インタポレータ回路（ＩＴＰ
Ｌ３）４３も同様に高耐圧ＬＳＩ３１−１側でなく低耐
圧ＬＳＩ９２側に配置しても良い。その理由は、Ａ／Ｄ
３８とデシメーション回路（ＤＣＭＴ１）３９間及びＤ
／Ａ４２とインタポレータ回路（ＩＴＰＬ３）４３間を
流れる信号はともにデジタル信号だからである。
は第３実施例の構成図である。第１実施例（図２参照）
では高耐圧ＬＳＩ３１−１にデシメーション回路（ＤＣ
ＭＴ１）３９を配置したが、図４に示すようにこのデシ
メーション回路（ＤＣＭＴ１）３９を低耐圧ＬＳＩ９２
側に配置しても良い。又、インタポレータ回路（ＩＴＰ
Ｌ３）４３も同様に高耐圧ＬＳＩ３１−１側でなく低耐
圧ＬＳＩ９２側に配置しても良い。その理由は、Ａ／Ｄ
３８とデシメーション回路（ＤＣＭＴ１）３９間及びＤ
／Ａ４２とインタポレータ回路（ＩＴＰＬ３）４３間を
流れる信号はともにデジタル信号だからである。
【００４０】次に、第４実施例について説明する。低耐
圧のＣＭＯＳトランジスタ回路と高耐圧トランジスタ回
路を含んだ高耐圧ＬＳＩ３１及び９１と低耐圧ＬＳＩ５
１及び９２を同一のプリント基板に搭載配置するだけで
なく、別々のプリント基板に分けて配置する構成で使用
しても良い。
圧のＣＭＯＳトランジスタ回路と高耐圧トランジスタ回
路を含んだ高耐圧ＬＳＩ３１及び９１と低耐圧ＬＳＩ５
１及び９２を同一のプリント基板に搭載配置するだけで
なく、別々のプリント基板に分けて配置する構成で使用
しても良い。
【００４１】次に、第５実施例について説明する。低耐
圧ＬＳＩ５１及び９２は、１個のＬＳＩ５１及び９２で
１個のＤＳＰコアを持つ構成に限らず、１個のＬＳＩ５
１及び９２にＤＳＰコアブロック単位に入出力回路を持
ったＤＳＰコアを複数個持ったマルチコアＤＳＰ−ＬＳ
Ｉの構成でも良い。図５は第５実施例の構成図である。
同図を参照すると、低耐圧ＬＳＩ９３は回線１〜ｎ用の
ＤＳＰコア９３−１と、回線（ｎ＋１）〜（ｎ＋ｍ）用
のＤＳＰコア９３−２とを含んで構成されている。ただ
し、ｍは２以上の整数である。
圧ＬＳＩ５１及び９２は、１個のＬＳＩ５１及び９２で
１個のＤＳＰコアを持つ構成に限らず、１個のＬＳＩ５
１及び９２にＤＳＰコアブロック単位に入出力回路を持
ったＤＳＰコアを複数個持ったマルチコアＤＳＰ−ＬＳ
Ｉの構成でも良い。図５は第５実施例の構成図である。
同図を参照すると、低耐圧ＬＳＩ９３は回線１〜ｎ用の
ＤＳＰコア９３−１と、回線（ｎ＋１）〜（ｎ＋ｍ）用
のＤＳＰコア９３−２とを含んで構成されている。ただ
し、ｍは２以上の整数である。
【００４２】次に、第６実施例について説明する。高耐
圧ＬＳＩ５１及び９２で実現する回線側回路の入出力信
号の多重化回路として、マルチプレクサ（ＭＵＸ）５２
・デマルチプレクサ（ＤＭＵＸ）６３でなく、バス構成
としても良い。図６は第６実施例の構成図である。同図
は低耐圧ＬＳＩ３１と高耐圧ＬＳＩ５１との接続がバス
構成となっている様子を示している。即ち、回線１〜ｎ
用の高耐圧ＬＳＩ３１−１〜３１−ｎのデシメーション
回路（ＤＣＭＴ１）３９の出力は同一伝送線路９５を介
して低耐圧ＬＳＩ５１のデシメーション回路（ＤＣＭＴ
２）５３に入力され、低耐圧ＬＳＩ５１の加算器６４の
出力は同一伝送線路９６を介して回線１〜ｎ用の高耐圧
ＬＳＩ３１−１〜３１−ｎのインタポレータ回路（ＩＴ
ＰＬ３）４３に入力される。
圧ＬＳＩ５１及び９２で実現する回線側回路の入出力信
号の多重化回路として、マルチプレクサ（ＭＵＸ）５２
・デマルチプレクサ（ＤＭＵＸ）６３でなく、バス構成
としても良い。図６は第６実施例の構成図である。同図
は低耐圧ＬＳＩ３１と高耐圧ＬＳＩ５１との接続がバス
構成となっている様子を示している。即ち、回線１〜ｎ
用の高耐圧ＬＳＩ３１−１〜３１−ｎのデシメーション
回路（ＤＣＭＴ１）３９の出力は同一伝送線路９５を介
して低耐圧ＬＳＩ５１のデシメーション回路（ＤＣＭＴ
２）５３に入力され、低耐圧ＬＳＩ５１の加算器６４の
出力は同一伝送線路９６を介して回線１〜ｎ用の高耐圧
ＬＳＩ３１−１〜３１−ｎのインタポレータ回路（ＩＴ
ＰＬ３）４３に入力される。
【００４３】なお、このようなバス構成を実現するため
には、予めデジタル信号の伝送を次に示すように制御し
ておく必要がある。まず、高耐圧ＬＳＩ３１から低耐圧
ＬＳＩ５１方向に伝送されるデジタル信号に関しては、
回線１からのデジタル信号が時間ｔ１に高耐圧ＬＳＩ３
１−１から低耐圧ＬＳＩ５１方向に伝送され、回線ｎか
らのデジタル信号が時間ｔｎに高耐圧ＬＳＩ３１−ｎか
ら低耐圧ＬＳＩ５１方向に伝送されるようにしておく。
ここに、ｔ１＜ｔｎとする。
には、予めデジタル信号の伝送を次に示すように制御し
ておく必要がある。まず、高耐圧ＬＳＩ３１から低耐圧
ＬＳＩ５１方向に伝送されるデジタル信号に関しては、
回線１からのデジタル信号が時間ｔ１に高耐圧ＬＳＩ３
１−１から低耐圧ＬＳＩ５１方向に伝送され、回線ｎか
らのデジタル信号が時間ｔｎに高耐圧ＬＳＩ３１−ｎか
ら低耐圧ＬＳＩ５１方向に伝送されるようにしておく。
ここに、ｔ１＜ｔｎとする。
【００４４】低耐圧ＬＳＩ５１から高耐圧ＬＳＩ３１方
向に伝送されるデジタル信号に関しては、時間ｔ１に低
耐圧ＬＳＩ５１からのデジタル信号が高耐圧ＬＳＩ３１
−１に伝送され、時間ｔｎに低耐圧ＬＳＩ５１からのデ
ジタル信号が高耐圧ＬＳＩ３１−ｎに伝送されるように
しておく。ここに、ｔ１＜ｔｎとする。
向に伝送されるデジタル信号に関しては、時間ｔ１に低
耐圧ＬＳＩ５１からのデジタル信号が高耐圧ＬＳＩ３１
−１に伝送され、時間ｔｎに低耐圧ＬＳＩ５１からのデ
ジタル信号が高耐圧ＬＳＩ３１−ｎに伝送されるように
しておく。ここに、ｔ１＜ｔｎとする。
【００４５】次に、第７実施例について説明する。高耐
圧ＬＳＩ３１，９１で実現する回線側回路は、加入者に
着信があることを知らせるための呼び出し信号送出のた
めに回線をオープンにするスイッチペアＳＷ１ｔ，ＳＷ
１ｒとそのスイッチペアＳＷ１ｔ，ＳＷ１ｒの回線側に
ブランチ接続となる呼び出し信号送出スイッチペアＳＷ
２ｔ，ＳＷ２ｒを追加した構成でも良い。図７は第７実
施例の構成図である。同図に示すように、高耐圧ＬＳＩ
９６−１の抵抗（Ｒｔ）４６とＴｉｐ端子３２−１間に
は回線をオープンにするスイッチＳＷ１ｔが、抵抗（Ｒ
ｒ）４７とＲｉｎｇ端子３３−１間には回線をオープン
にするスイッチＳＷ１ｒがそれぞれ接続され、高耐圧Ｌ
ＳＩ９６−１のＴｉｐ端子３２−１と端子９８間には呼
び出し信号送出スイッチＳＷ２ｔが、Ｒｉｎｇ端子３３
−１と端子９９間には呼び出し信号送出スイッチＳＷ２
ｒがそれぞれ接続されている。
圧ＬＳＩ３１，９１で実現する回線側回路は、加入者に
着信があることを知らせるための呼び出し信号送出のた
めに回線をオープンにするスイッチペアＳＷ１ｔ，ＳＷ
１ｒとそのスイッチペアＳＷ１ｔ，ＳＷ１ｒの回線側に
ブランチ接続となる呼び出し信号送出スイッチペアＳＷ
２ｔ，ＳＷ２ｒを追加した構成でも良い。図７は第７実
施例の構成図である。同図に示すように、高耐圧ＬＳＩ
９６−１の抵抗（Ｒｔ）４６とＴｉｐ端子３２−１間に
は回線をオープンにするスイッチＳＷ１ｔが、抵抗（Ｒ
ｒ）４７とＲｉｎｇ端子３３−１間には回線をオープン
にするスイッチＳＷ１ｒがそれぞれ接続され、高耐圧Ｌ
ＳＩ９６−１のＴｉｐ端子３２−１と端子９８間には呼
び出し信号送出スイッチＳＷ２ｔが、Ｒｉｎｇ端子３３
−１と端子９９間には呼び出し信号送出スイッチＳＷ２
ｒがそれぞれ接続されている。
【００４６】次に、第８実施例について説明する。第１
実施例の説明で「なお、ＤＳＰは上位装置からＰＣＭ信
号に多重されて各種のデジタルフィルタの係数値を受け
取り、書き換え可能な構成になっており、実際の各回路
対応（各回線対応）の演算時に必要な係数を取り出し、
演算できる構成になっている。」と記載したが、その具
体的構成を第８実施例として説明する。図８は第８実施
例の構成図である。これは低耐圧ＬＳＩ５１のエキスパ
ンダ（Ｅｘｐ）５７の入力側に各回線ごとのｎ個のメモ
リ２５−１〜２５−ｎを接続したものである。そして、
メモリ２５−１〜２５−ｎとエキスパンダ（Ｅｘｐ）５
７とは１本のバス２６で接続されている。一方、上位装
置からの各回線用のデジタル信号（即ち、ＰＣＭ信号）
にはデジタルフィルタの係数値を書き換え可能なプログ
ラムコードが多重されている。例えば、回線１用のデジ
タル信号が低耐圧ＬＳＩ５１のエキスパンダ（Ｅｘｐ）
５７に入力されると、そのデジタル信号に多重されたプ
ログラムコードにより回線１用のメモリ２５−１が検索
され、回線１用の各種のデジタルフィルタの係数値が読
み出される。同様に、回線ｎ用のデジタル信号が低耐圧
ＬＳＩ５１のエキスパンダ（Ｅｘｐ）５７に入力される
と、そのデジタル信号に多重されたプログラムにより回
線ｎ用のメモリ２５−ｎが検索され、回線ｎ用の各種の
デジタルフィルタの係数値が読み出される。そして、そ
の係数値が低耐圧ＬＳＩ５１のデジタルフィルタの各々
に設定される。このデジタルフィルタとは低耐圧ＬＳＩ
５１のマルチプレクサ（ＭＵＸ）５２とデマルチプレク
サ（ＤＭＵＸ）６３を除く全ての構成部分を意味してい
る。従って、各回線ごとに特有のデジタル処理を低耐圧
ＬＳＩ５１にて行うことが可能となる。
実施例の説明で「なお、ＤＳＰは上位装置からＰＣＭ信
号に多重されて各種のデジタルフィルタの係数値を受け
取り、書き換え可能な構成になっており、実際の各回路
対応（各回線対応）の演算時に必要な係数を取り出し、
演算できる構成になっている。」と記載したが、その具
体的構成を第８実施例として説明する。図８は第８実施
例の構成図である。これは低耐圧ＬＳＩ５１のエキスパ
ンダ（Ｅｘｐ）５７の入力側に各回線ごとのｎ個のメモ
リ２５−１〜２５−ｎを接続したものである。そして、
メモリ２５−１〜２５−ｎとエキスパンダ（Ｅｘｐ）５
７とは１本のバス２６で接続されている。一方、上位装
置からの各回線用のデジタル信号（即ち、ＰＣＭ信号）
にはデジタルフィルタの係数値を書き換え可能なプログ
ラムコードが多重されている。例えば、回線１用のデジ
タル信号が低耐圧ＬＳＩ５１のエキスパンダ（Ｅｘｐ）
５７に入力されると、そのデジタル信号に多重されたプ
ログラムコードにより回線１用のメモリ２５−１が検索
され、回線１用の各種のデジタルフィルタの係数値が読
み出される。同様に、回線ｎ用のデジタル信号が低耐圧
ＬＳＩ５１のエキスパンダ（Ｅｘｐ）５７に入力される
と、そのデジタル信号に多重されたプログラムにより回
線ｎ用のメモリ２５−ｎが検索され、回線ｎ用の各種の
デジタルフィルタの係数値が読み出される。そして、そ
の係数値が低耐圧ＬＳＩ５１のデジタルフィルタの各々
に設定される。このデジタルフィルタとは低耐圧ＬＳＩ
５１のマルチプレクサ（ＭＵＸ）５２とデマルチプレク
サ（ＤＭＵＸ）６３を除く全ての構成部分を意味してい
る。従って、各回線ごとに特有のデジタル処理を低耐圧
ＬＳＩ５１にて行うことが可能となる。
【００４７】
【発明の効果】本発明によれば、電話機に電源を供給す
る通話用電源供給手段と、前記電話機より出力されるア
ナログ音声信号をデジタル信号に変換するＡ／Ｄ変換手
段とを各回線ごとに別個の第１集積回路で構成し、前記
各第１集積回路のＡ／Ｄ変換手段からの前記デジタル信
号を多重する多重手段と、この多重手段の出力をデジタ
ル信号処理するデジタル信号処理手段とを１個の第２集
積回路で構成することにより、第２集積回路から各回線
ごとの処理を行う回路を排除し、第２集積回路を多重信
号を処理する回路のみで構成したため、複数回路の加入
者を高収容（小型化）し、低コストで実現できる加入者
回路を提供することが可能となる。
る通話用電源供給手段と、前記電話機より出力されるア
ナログ音声信号をデジタル信号に変換するＡ／Ｄ変換手
段とを各回線ごとに別個の第１集積回路で構成し、前記
各第１集積回路のＡ／Ｄ変換手段からの前記デジタル信
号を多重する多重手段と、この多重手段の出力をデジタ
ル信号処理するデジタル信号処理手段とを１個の第２集
積回路で構成することにより、第２集積回路から各回線
ごとの処理を行う回路を排除し、第２集積回路を多重信
号を処理する回路のみで構成したため、複数回路の加入
者を高収容（小型化）し、低コストで実現できる加入者
回路を提供することが可能となる。
【００４８】又、本発明による他の発明によれば、前段
からのアナログ音声信号を駆動し電話機へ送出する信号
駆動手段と、前段からのデジタル信号をアナログ音声信
号に変換し前記信号駆動手段へ送出するＤ／Ａ変換手段
とを各回線ごとに別個の第１集積回路で構成し、前段か
らのデジタル多重信号を各回線ごとの信号に分離し前記
各Ｄ／Ａ変換手段へ送出する分離手段と、前段からのデ
ジタル多重信号をデジタル信号処理し前記分離手段へ送
出するデジタル信号処理手段とを１個の第２集積回路で
構成したため、上述の本発明と同様の効果を奏する。
からのアナログ音声信号を駆動し電話機へ送出する信号
駆動手段と、前段からのデジタル信号をアナログ音声信
号に変換し前記信号駆動手段へ送出するＤ／Ａ変換手段
とを各回線ごとに別個の第１集積回路で構成し、前段か
らのデジタル多重信号を各回線ごとの信号に分離し前記
各Ｄ／Ａ変換手段へ送出する分離手段と、前段からのデ
ジタル多重信号をデジタル信号処理し前記分離手段へ送
出するデジタル信号処理手段とを１個の第２集積回路で
構成したため、上述の本発明と同様の効果を奏する。
【００４９】具体的には、第１の効果は、高耐圧部の給
電回路と低耐圧部のＡ／Ｄ、Ｄ／Ａ変換器を高耐圧ＬＳ
Ｉに同時に構成する事で、全てのアナログ回路部を回線
単位で高耐圧ＬＳＩに取り込む事が可能となり、低耐圧
の共通部のＬＳＩで他回線のアナログ回路からのクロス
トークの影響が無い構成を実現でき、共通部のＬＳＩは
デジタル回路だけになり、回路設計、レイアウト設計が
容易で小型化が可能になる。又、高耐圧ＬＳＩにアナロ
グ回路を集約した事で、ＬＳＩ間のアナログ信号が無く
なり、デジタル化される事で、ノイズに対する感度が低
くなる。
電回路と低耐圧部のＡ／Ｄ、Ｄ／Ａ変換器を高耐圧ＬＳ
Ｉに同時に構成する事で、全てのアナログ回路部を回線
単位で高耐圧ＬＳＩに取り込む事が可能となり、低耐圧
の共通部のＬＳＩで他回線のアナログ回路からのクロス
トークの影響が無い構成を実現でき、共通部のＬＳＩは
デジタル回路だけになり、回路設計、レイアウト設計が
容易で小型化が可能になる。又、高耐圧ＬＳＩにアナロ
グ回路を集約した事で、ＬＳＩ間のアナログ信号が無く
なり、デジタル化される事で、ノイズに対する感度が低
くなる。
【００５０】第２の効果は、高耐圧の給電回路以上に高
耐圧を要求される呼び出し信号制御用スイッチも同一の
高耐圧ＬＳＩ上に実現出来る事から、従来のリレーで構
成している呼び出し信号送出用のスイッチや、回線試験
などのテストリレー相当の機能も取り込める事で、加入
者回路のコストダウンの実現が可能となる。
耐圧を要求される呼び出し信号制御用スイッチも同一の
高耐圧ＬＳＩ上に実現出来る事から、従来のリレーで構
成している呼び出し信号送出用のスイッチや、回線試験
などのテストリレー相当の機能も取り込める事で、加入
者回路のコストダウンの実現が可能となる。
【図１】本発明に係る加入者回路の最良の実施の形態の
構成図である。
構成図である。
【図２】本発明に係る加入者回路の第１実施例の構成図
である。
である。
【図３】給電回路を含む加入者回路の部分回路図であ
る。
る。
【図４】第３実施例の構成図である。
【図５】第５実施例の構成図である。
【図６】第６実施例の構成図である。
【図７】第７実施例の構成図である。
【図８】第８実施例の構成図である。
【図９】従来の加入者回路の一例の構成図である。
【図１０】従来の加入者回路の具体的な構成図である。
１−１〜１−ｎ 高耐圧ＬＳＩ ２ 給電回路 ３ 差動増幅回路 ４ 駆動回路 ５ Ａ／Ｄ変換器 ６ Ｄ／Ａ変換器 １１ 低耐圧ＬＳＩ １２ 多重回路 １３ 分離回路 １４，１５ デジタル信号処理回路 ３１，９１，９６ 高耐圧ＬＳＩ ５１，９２，９３ 低耐圧ＬＳＩ ＳＷ１ｔ，ＳＷ１ｒ スイッチペア ＳＷ２ｔ，ＳＷ２ｒ スイッチペア
Claims (22)
- 【請求項１】 電話機に電源を供給する通話用電源供給
手段と、前記電話機より出力されるアナログ音声信号を
デジタル信号に変換するＡ／Ｄ変換手段とを各回線ごと
に別個の第１集積回路で構成し、前記各第１集積回路の
Ａ／Ｄ変換手段からの前記デジタル信号を多重する多重
手段と、この多重手段の出力をデジタル信号処理するデ
ジタル信号処理手段とを１個の第２集積回路で構成した
ことを特徴とする加入者回路。 - 【請求項２】 前記第１集積回路を高耐圧ＬＳＩで構成
し、かつ前記第２集積回路を低耐圧ＬＳＩで構成したこ
とを特徴とする請求項１記載の加入者回路。 - 【請求項３】 前記Ａ／Ｄ変換手段はアナログ音声信号
をデジタル信号に変換するＡ／Ｄ変換器と、このＡ／Ｄ
変換器の出力をダウンサンプリングしながら間引きする
デシメーション回路とにより構成されることを特徴とす
る請求項１又は２記載の加入者回路。 - 【請求項４】 前記Ａ／Ｄ変換手段はアナログ音声信号
をデジタル信号に変換するＡ／Ｄ変換器で構成され、前
記多重手段は前記各第１集積回路のＡ／Ｄ変換器の出力
をダウンサンプリングしながら間引きする回線ごとのデ
シメーション回路と、この各デシメーション回路の出力
を多重する多重回路とにより構成されることを特徴とす
る請求項１又は２記載の加入者回路。 - 【請求項５】 前記第２集積回路は前記多重手段と前記
デジタル信号処理手段とを複数対含むことを特徴とする
請求項１乃至４いずれかに記載の加入者回路。 - 【請求項６】 前記多重手段に代えて前記Ａ／Ｄ変換手
段と前記デジタル信号処理手段間の接続をバス構成とし
たことを特徴とする請求項１記載の加入者回路。 - 【請求項７】 前記第１集積回路に回線をオープンにす
るスイッチペアと、前記スイッチペアの前記回線側に分
岐接続となる呼び出し信号送出スイッチペアとが設けら
れることを特徴とする請求項１乃至６いずれかに記載の
加入者回路。 - 【請求項８】 前段からのアナログ音声信号を駆動し電
話機へ送出する信号駆動手段と、前段からのデジタル信
号をアナログ音声信号に変換し前記信号駆動手段へ送出
するＤ／Ａ変換手段とを各回線ごとに別個の第１集積回
路で構成し、前段からのデジタル多重信号を各回線ごと
の信号に分離し前記各Ｄ／Ａ変換手段へ送出する分離手
段と、前段からのデジタル多重信号をデジタル信号処理
し前記分離手段へ送出するデジタル信号処理手段とを１
個の第２集積回路で構成したことを特徴とする加入者回
路。 - 【請求項９】 前記第１集積回路を高耐圧ＬＳＩで構成
し、かつ前記第２集積回路を低耐圧ＬＳＩで構成したこ
とを特徴とする請求項８記載の加入者回路。 - 【請求項１０】 前記Ｄ／Ａ変換手段はデジタル信号を
アナログ音声信号に変換するＤ／Ａ変換器と、前記分離
手段から出力される信号を補間しながらアップサンプリ
ングし前記Ｄ／Ａ変換器へ送出するインタポレータ回路
とにより構成されることを特徴とする請求項８又は９記
載の加入者回路。 - 【請求項１１】 前記Ｄ／Ａ変換手段はデジタル信号を
アナログ音声信号に変換するＤ／Ａ変換器で構成され、
前記分離手段は前段から出力される信号を補間しながら
アップサンプリングし前記Ｄ／Ａ変換器へ送出するイン
タポレータ回路と、前段からのデジタル多重信号を各回
線ごとの信号に分離し前記インタポレータ回路へ送出す
る分離回路とにより構成されることを特徴とする請求項
８又は９記載の加入者回路。 - 【請求項１２】 前記第２集積回路は前記分離手段と前
記デジタル信号処理手段とを複数対含むことを特徴とす
る請求項８乃至１１いずれかに記載の加入者回路。 - 【請求項１３】 前記分離手段に代えて前記Ｄ／Ａ変換
手段と前記デジタル信号処理手段間の接続をバス構成と
したことを特徴とする請求項８記載の加入者回路。 - 【請求項１４】 前記第１集積回路に回線をオープンに
するスイッチペアと、前記スイッチペアの前記回線側に
分岐接続となる呼び出し信号送出スイッチペアとが設け
られることを特徴とする請求項８乃至１３いずれかに記
載の加入者回路。 - 【請求項１５】 前記デジタル信号処理手段の前段には
各回線ごとの記憶手段が接続され、それらの記憶手段に
は前記デジタル信号処理手段で使用される各回線に特有
の各種のデジタルフィルタの係数値が格納され、前段か
らの信号にはその係数値を書き換え可能なプログラムコ
ードが多重されていることを特徴とする請求項８乃至１
４いずれかに記載の加入者回路。 - 【請求項１６】 請求項１記載の加入者回路と、請求項
８記載の加入者回路とを組み合わせてなる加入者回路。 - 【請求項１７】 請求項２記載の加入者回路と、請求項
９記載の加入者回路とを組み合わせてなる加入者回路。 - 【請求項１８】 請求項３記載の加入者回路と、請求項
１０記載の加入者回路とを組み合わせてなる加入者回
路。 - 【請求項１９】 請求項４記載の加入者回路と、請求項
１１記載の加入者回路とを組み合わせてなる加入者回
路。 - 【請求項２０】 請求項５記載の加入者回路と、請求項
１２記載の加入者回路とを組み合わせてなる加入者回
路。 - 【請求項２１】 請求項６記載の加入者回路と、請求項
１３記載の加入者回路とを組み合わせてなる加入者回
路。 - 【請求項２２】 請求項７記載の加入者回路と、請求項
１４記載の加入者回路とを組み合わせてなる加入者回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25373399A JP2001078239A (ja) | 1999-09-08 | 1999-09-08 | 加入者回路 |
| EP00118297A EP1083729A3 (en) | 1999-09-08 | 2000-09-06 | Subscriber line interface circuit |
| CA 2317383 CA2317383C (en) | 1999-09-08 | 2000-09-07 | Subscriber line interface circuit |
| CN 00124350 CN1197339C (zh) | 1999-09-08 | 2000-09-08 | 用户线接口电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25373399A JP2001078239A (ja) | 1999-09-08 | 1999-09-08 | 加入者回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001078239A true JP2001078239A (ja) | 2001-03-23 |
Family
ID=17255395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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