JPS6349962A - Ｌｓｉの動作モ−ド指定装置 - Google Patents
Ｌｓｉの動作モ−ド指定装置Info
- Publication number
- JPS6349962A JPS6349962A JP61194311A JP19431186A JPS6349962A JP S6349962 A JPS6349962 A JP S6349962A JP 61194311 A JP61194311 A JP 61194311A JP 19431186 A JP19431186 A JP 19431186A JP S6349962 A JPS6349962 A JP S6349962A
- Authority
- JP
- Japan
- Prior art keywords
- operation mode
- signal
- decoder
- input
- time
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
このＬＳＩの動作モード指定装置は、ＬＳＩの持つ複数
の動作モードを、ＬＳＩの入力ピン数を増やすことなし
に指定することを可能にするＬＳＩの動作モード指定装
置に関する。
の動作モードを、ＬＳＩの入力ピン数を増やすことなし
に指定することを可能にするＬＳＩの動作モード指定装
置に関する。
従来の技術
実行状態、コンソール状態などの複数の動作モードが存
在するＣＰＵ（ＭＮｌｅｌｓ）では、この動作モード？
選込するため（（ｈｂ上、δ“Ｌ’ｆｌよ。
在するＣＰＵ（ＭＮｌｅｌｓ）では、この動作モード？
選込するため（（ｈｂ上、δ“Ｌ’ｆｌよ。
Ｃ３ＲＱ／ＲＵＮなどの３本の入力ピンを必要としてい
た。
た。
発明が解決しようとする問題点
従来は、ＩＣの動作モードが複数個ある場合、これらの
動作モードの１つを選択するために、複数本の入力ピン
を設ける必要があった０これは、限られたビン数で要求
仕様を満足しなければならないＩＣにとって、大きな制
約となっている。
動作モードの１つを選択するために、複数本の入力ピン
を設ける必要があった０これは、限られたビン数で要求
仕様を満足しなければならないＩＣにとって、大きな制
約となっている。
問題点を解決するための手段
本発明は、上記問題点を解決するため、入力信号電圧を
時分割してラッチする信号時分割装置を備え、この装置
の出力から、複数の信号を生成する解読器とを備えるこ
とで、１本の入力ピンに加えられた動作モード指定信号
をＩＣ内部で多重利用することを可能にするものである
。
時分割してラッチする信号時分割装置を備え、この装置
の出力から、複数の信号を生成する解読器とを備えるこ
とで、１本の入力ピンに加えられた動作モード指定信号
をＩＣ内部で多重利用することを可能にするものである
。
作用
作用を第１図を用いて説明する。
入力ピンに加えられた入力信号１は、信号時分割装置２
に入力される０信号時分割装置２では、この入力信号１
をクロック３を用いて時分割してラッチする。ここでは
、了に示したように単位時間８どとに、この入力信号１
を区切っている。この単位時間８は、クロック３によっ
て生成されるものである。
に入力される０信号時分割装置２では、この入力信号１
をクロック３を用いて時分割してラッチする。ここでは
、了に示したように単位時間８どとに、この入力信号１
を区切っている。この単位時間８は、クロック３によっ
て生成されるものである。
次に、この信号時分割装置の出力４を、解読器６に入力
し、この解読器６の出力信号として、複数の動作モード
指定信号を得る。
し、この解読器６の出力信号として、複数の動作モード
指定信号を得る。
実施例
この発明の一実施例を、図面を参照しながら説明する。
第１実施例
第１実施例を、第２図を参照しながら説明する。
この実施例では信号時分割装置２としてシフトレジスタ
９を用い、解読器６としてバッファ１６を用いている。
９を用い、解読器６としてバッファ１６を用いている。
さらにシフトレジスタ９から、クロック禁止信号１１．
出力イネーブル信号１２を生成している。
出力イネーブル信号１２を生成している。
クロック禁止信号１１で、シフトレジスタ９に供給され
るクロックをとめることにより、−旦ンフトレジスタ９
に取り込まれたデータを保持している。シフトレジスタ
９の出力が安定した時に、出力イネーブル信号１２が出
力され、バッファ１８のケート出力をイネーブルにして
いる。
るクロックをとめることにより、−旦ンフトレジスタ９
に取り込まれたデータを保持している。シフトレジスタ
９の出力が安定した時に、出力イネーブル信号１２が出
力され、バッファ１８のケート出力をイネーブルにして
いる。
この実施例では、解読器６としてバッファ１６を、採用
しているため、シフトレジスタ９の出力１Ｑの本数がｎ
本であれば、バッファ１６の出力１３０本数もｎ本にな
る。この実施例は、動作モードが少くない場合に有効で
ある。
しているため、シフトレジスタ９の出力１Ｑの本数がｎ
本であれば、バッファ１６の出力１３０本数もｎ本にな
る。この実施例は、動作モードが少くない場合に有効で
ある。
第２実施例
第２実施例を、第３図を参照しながら説明する。
この実施例では、信号時分割装置２として、シフトレジ
スタ９を用い、解読器５としてデコーダ１７を用いてい
る。
スタ９を用い、解読器５としてデコーダ１７を用いてい
る。
さらに、第１実施例と同様に、シフトレジスタ９からク
ロック禁止信号１１．出力イネーブル信号１２を生成し
ている。
ロック禁止信号１１．出力イネーブル信号１２を生成し
ている。
この実施例では、解読器６としてデコーダ１７を採用し
ているため、シフトレジスタ９の出力１ｏの本数がｎ本
あるとすると、デコーダ１７の出力１４の本数は２ｎ本
になる。この実施例は、動作モードが多い場合に有効で
ある。
ているため、シフトレジスタ９の出力１ｏの本数がｎ本
あるとすると、デコーダ１７の出力１４の本数は２ｎ本
になる。この実施例は、動作モードが多い場合に有効で
ある。
第３実施例
第３実施例を、第４図を参照しながら説明する。
この実施例では、信号時分割装置２としてシフトレジス
タ９を用い、解読器６として比較器１８を用いている。
タ９を用い、解読器６として比較器１８を用いている。
さらに、第１実施例と同様てシフトレジスタ９からクロ
ック禁止信号１１を生成している。
ック禁止信号１１を生成している。
この実施例では、解読器６として比較器１８を採用して
いるので、第１実施例、第２実施例で必要とされた出カ
イネーブル出カ１７を生成する必要がなくなり、その分
この実施例の制御回路が簡易になることが利点として挙
げられる。
いるので、第１実施例、第２実施例で必要とされた出カ
イネーブル出カ１７を生成する必要がなくなり、その分
この実施例の制御回路が簡易になることが利点として挙
げられる。
発明の効果
ＬＳＩの動作モード指定装置は、以上の構成で実現でき
るものであり、ＬＳＩにおいて１本のピンだけで、複数
の内部動作を指定することを可能にするものである。
るものであり、ＬＳＩにおいて１本のピンだけで、複数
の内部動作を指定することを可能にするものである。
の第１実施例のブロック図、第３図は本発明の第２実施
例のブロック図、第４図は本発明の第３実施例のブロッ
ク図である。 １・・・・・・入力信号、２・・・・・・信号時分割装
置、３・・・・・・クロック、４・・・・・・信号時分
割装置の出力、６・・・・・・解読器、６・・・・・・
複数の動作モード指定信号、７・・・・・・入力信号の
時分割モデル、８・・・・・・単位時間、９・・・・・
・シフトレジスタ、１ｏ・・・・・・シフトレジスタ出
力、１１・・・・・・クロック禁止信号、１２・・印・
出力イネーブル信号、１３・川・・バッファ出力、１４
・・・・・・エンコーダ出力、１５・・・・・・比較器
出力、１６・・・・・・バッファ、１７・・印・デコー
ダ、１８・・・・・・比較器、１９・・・・・・入力ピ
ン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 α 第２図 第３図
例のブロック図、第４図は本発明の第３実施例のブロッ
ク図である。 １・・・・・・入力信号、２・・・・・・信号時分割装
置、３・・・・・・クロック、４・・・・・・信号時分
割装置の出力、６・・・・・・解読器、６・・・・・・
複数の動作モード指定信号、７・・・・・・入力信号の
時分割モデル、８・・・・・・単位時間、９・・・・・
・シフトレジスタ、１ｏ・・・・・・シフトレジスタ出
力、１１・・・・・・クロック禁止信号、１２・・印・
出力イネーブル信号、１３・川・・バッファ出力、１４
・・・・・・エンコーダ出力、１５・・・・・・比較器
出力、１６・・・・・・バッファ、１７・・印・デコー
ダ、１８・・・・・・比較器、１９・・・・・・入力ピ
ン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 α 第２図 第３図
Claims (1)
- リセット信号印加後、ＬＳＩの１本の入力ピンに加えら
れた、動作モード指定用入力信号電圧を、時分割でラッ
チできる機構と、この機構からの出力データから複数の
動作モード指定信号を生成することを可能にする機構を
備えたことを特徴とするＬＳＩの動作モード指定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194311A JPS6349962A (ja) | 1986-08-20 | 1986-08-20 | Ｌｓｉの動作モ−ド指定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194311A JPS6349962A (ja) | 1986-08-20 | 1986-08-20 | Ｌｓｉの動作モ−ド指定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349962A true JPS6349962A (ja) | 1988-03-02 |
Family
ID=16322494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61194311A Pending JPS6349962A (ja) | 1986-08-20 | 1986-08-20 | Ｌｓｉの動作モ−ド指定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135231A (ja) * | 2007-11-29 | 2009-06-18 | Kyocera Corp | 筐体ケース |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534518A (en) * | 1978-09-01 | 1980-03-11 | Nippon Telegr & Teleph Corp <Ntt> | Lsi parameter setting system |
| JPS59161761A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | デ−タ処理装置における状態設定回路 |
| JPS617973A (ja) * | 1984-06-22 | 1986-01-14 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タの動作モ−ド制御回路およびその使用方法 |
-
1986
- 1986-08-20 JP JP61194311A patent/JPS6349962A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534518A (en) * | 1978-09-01 | 1980-03-11 | Nippon Telegr & Teleph Corp <Ntt> | Lsi parameter setting system |
| JPS59161761A (ja) * | 1983-03-04 | 1984-09-12 | Hitachi Ltd | デ−タ処理装置における状態設定回路 |
| JPS617973A (ja) * | 1984-06-22 | 1986-01-14 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タの動作モ−ド制御回路およびその使用方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135231A (ja) * | 2007-11-29 | 2009-06-18 | Kyocera Corp | 筐体ケース |
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