JPS6349249B2 - - Google Patents
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- Publication number
- JPS6349249B2 JPS6349249B2 JP58224687A JP22468783A JPS6349249B2 JP S6349249 B2 JPS6349249 B2 JP S6349249B2 JP 58224687 A JP58224687 A JP 58224687A JP 22468783 A JP22468783 A JP 22468783A JP S6349249 B2 JPS6349249 B2 JP S6349249B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- test
- group
- execution
- execution result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 73
- 238000010586 diagram Methods 0.000 description 6
- 238000010998 test method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、割込みを伴う命令列を用いて高度の
並列実行を行う計算機をテストするデータ処理装
置の試験方式に関するものである。
並列実行を行う計算機をテストするデータ処理装
置の試験方式に関するものである。
複数の演算部を有し、それぞれの演算部では複
数の演算ステツプにより命令を並列実行するよう
になつた計算機において、並列実行中に割込みを
生ずると、その割込み動作を一義的に予測できな
い。それは、ハードウエアの処理機構の多重度、
命令列の命令構成、入力データの値により先行実
行度が変化し、割込み原因を検出した命令と、割
込み時に格納される命令アドレスとの間のズレが
一様でないためである。また、このような割込み
処理後、割込み情報として格納された命令アドレ
スより実行を再開すると、先行実行された命令の
一部は、Ｉ−Fetch（命令フエツチ）のみ行われ
未実行状態のままであるから、非並列実行した同
一命令列の結果とは異なる結果を生ずることにな
る。このようなことから、従来は先行実行モード
と非先行実行モードとを使つてデータ処理装置の
試験を行うことは考えられていなかつた。
数の演算ステツプにより命令を並列実行するよう
になつた計算機において、並列実行中に割込みを
生ずると、その割込み動作を一義的に予測できな
い。それは、ハードウエアの処理機構の多重度、
命令列の命令構成、入力データの値により先行実
行度が変化し、割込み原因を検出した命令と、割
込み時に格納される命令アドレスとの間のズレが
一様でないためである。また、このような割込み
処理後、割込み情報として格納された命令アドレ
スより実行を再開すると、先行実行された命令の
一部は、Ｉ−Fetch（命令フエツチ）のみ行われ
未実行状態のままであるから、非並列実行した同
一命令列の結果とは異なる結果を生ずることにな
る。このようなことから、従来は先行実行モード
と非先行実行モードとを使つてデータ処理装置の
試験を行うことは考えられていなかつた。
本発明は、上記の考察に基づくものであつて、
非先行実行モード下の命令実行結果と先行実行モ
ード下の命令実行結果が異なる計算機において、
演算装置の多重度や命令列の構成、入力データの
値などに関係なく、両モードで同一の結果を得る
ことにより、後者のモード下でハードウエアのテ
ストを行い、前者の結果をその期待値とするデー
タ処理装置の試験方式を提供することを目的とす
るものである。
非先行実行モード下の命令実行結果と先行実行モ
ード下の命令実行結果が異なる計算機において、
演算装置の多重度や命令列の構成、入力データの
値などに関係なく、両モードで同一の結果を得る
ことにより、後者のモード下でハードウエアのテ
ストを行い、前者の結果をその期待値とするデー
タ処理装置の試験方式を提供することを目的とす
るものである。
そのために本発明のデータ処理装置の試験方式
は、複数の演算部を有し、それぞれの演算部が複
数の演算ステツプにより命令を並列実行するよう
になつたデータ処理装置において、各命令が第１
オペランドを独立に割当てられるように作成され
たテスト命令群とテスト・データ群とを用意し、
非先行実行モード下で上記テスト命令群を実行し
て各命令の第１オペランドの集合を命令実行結果
として得ると共に該命令実行結果を複写し、しか
る後先行実行モード下で上記テスト命令群を実行
して上記命令実行結果と置き換えた各命令の第１
オペランドの集合を被テスト命令実行結果として
得、上記複写した命令実行結果を期待値として上
記被テスト命令実行結果と比較することによつて
先行実行モード下でのハードウエアのテストを行
うようにしたことを特徴とするものである。
は、複数の演算部を有し、それぞれの演算部が複
数の演算ステツプにより命令を並列実行するよう
になつたデータ処理装置において、各命令が第１
オペランドを独立に割当てられるように作成され
たテスト命令群とテスト・データ群とを用意し、
非先行実行モード下で上記テスト命令群を実行し
て各命令の第１オペランドの集合を命令実行結果
として得ると共に該命令実行結果を複写し、しか
る後先行実行モード下で上記テスト命令群を実行
して上記命令実行結果と置き換えた各命令の第１
オペランドの集合を被テスト命令実行結果として
得、上記複写した命令実行結果を期待値として上
記被テスト命令実行結果と比較することによつて
先行実行モード下でのハードウエアのテストを行
うようにしたことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第１図は本発明が適用されるプロセツサの１実
施例構成を示す図、第２図及第３図はテスト命令
群を実行した結果を説明する図、第４図は被テス
ト・プロセツサで処理される命令の型式を示す図
である。図において、Ｐ０はテスト・プロセツ
サ、Ｐ１は被テスト・プロセツサ、MIはテスト
命令群、MDはテスト・データ群、MEはメモリ、
MRとERはテスト命令群実行結果を示す。
施例構成を示す図、第２図及第３図はテスト命令
群を実行した結果を説明する図、第４図は被テス
ト・プロセツサで処理される命令の型式を示す図
である。図において、Ｐ０はテスト・プロセツ
サ、Ｐ１は被テスト・プロセツサ、MIはテスト
命令群、MDはテスト・データ群、MEはメモリ、
MRとERはテスト命令群実行結果を示す。
第１図において、テスト命令群MIは、被テス
ト・プロセツサＰ１で実行され被テスト・プロセ
ツサＰ１をテストする命令群であり、テスト・プ
ロセツサＰ０は、テスト命令群MIを、命令群中
の各命令が第１オペランドを独立に割当てられる
ように作成し、さらに、テスト命令群MIの実行
時に用いるテスト・データ群MDを作成する。そ
してテスト・プロセツサＰ０は、テスト命令群
MIとテスト・データ群MDを被テスト・プロセ
ツサＰ１のメモリMEに転送する。
ト・プロセツサＰ１で実行され被テスト・プロセ
ツサＰ１をテストする命令群であり、テスト・プ
ロセツサＰ０は、テスト命令群MIを、命令群中
の各命令が第１オペランドを独立に割当てられる
ように作成し、さらに、テスト命令群MIの実行
時に用いるテスト・データ群MDを作成する。そ
してテスト・プロセツサＰ０は、テスト命令群
MIとテスト・データ群MDを被テスト・プロセ
ツサＰ１のメモリMEに転送する。
そこでまずテスト・プロセツサＰ０は、被テス
ト・プロセツサＰ１を非先行実行モードに設定し
て起動をかけ、メモリME上のテスト命令群を実
行させる。被テスト・プロセツサＰ１は、テスト
命令群を実行すると、その結果即ち各命令の第１
オペランドの集合をテスト命令群実行結果ERと
して出力する。テスト・プロセツサＰ０は、それ
をテスト命令群実行結果MRとして複写する。そ
れらのテスト命令群実行結果ERとMRの関係を
示したのが第２図である。ここでは当然両者の内
容が等しくなる。
ト・プロセツサＰ１を非先行実行モードに設定し
て起動をかけ、メモリME上のテスト命令群を実
行させる。被テスト・プロセツサＰ１は、テスト
命令群を実行すると、その結果即ち各命令の第１
オペランドの集合をテスト命令群実行結果ERと
して出力する。テスト・プロセツサＰ０は、それ
をテスト命令群実行結果MRとして複写する。そ
れらのテスト命令群実行結果ERとMRの関係を
示したのが第２図である。ここでは当然両者の内
容が等しくなる。
次に、テスト・プロセツサＰ０は、被テスト・
プロセツサＰ１を先行実行モードに設定して起動
をかけ、被テスト・プロセツサＰ１のメモリME
上のテスト命令群を実行させる。被テスト・プロ
セツサＰ１は、テスト命令群を実行すると、その
結果即ち命令の第１オペランドの集合をテスト命
令群実行結果ERとして出力する。このとき、プ
ログラム割込みにより一部の命令が実行されない
と、テスト命令群実行結果ERの相当する部分は
書き換わらずに残る。このときのテスト命令群実
行結果MRとERの関係を示したのが第３図であ
る。第３図において、テスト命令群実行結果MR
は先に複写した非先行実行モード下でのものを示
し、テスト命令群実行結果ERは先行実行モード
下でのものを示し、その中の（er）はプログラム
割込みにより一部の命令が実行されないために書
き換わらなかつた部分を示している。
プロセツサＰ１を先行実行モードに設定して起動
をかけ、被テスト・プロセツサＰ１のメモリME
上のテスト命令群を実行させる。被テスト・プロ
セツサＰ１は、テスト命令群を実行すると、その
結果即ち命令の第１オペランドの集合をテスト命
令群実行結果ERとして出力する。このとき、プ
ログラム割込みにより一部の命令が実行されない
と、テスト命令群実行結果ERの相当する部分は
書き換わらずに残る。このときのテスト命令群実
行結果MRとERの関係を示したのが第３図であ
る。第３図において、テスト命令群実行結果MR
は先に複写した非先行実行モード下でのものを示
し、テスト命令群実行結果ERは先行実行モード
下でのものを示し、その中の（er）はプログラム
割込みにより一部の命令が実行されないために書
き換わらなかつた部分を示している。
非先行実行モードと先行実行モードは、処理速
度は異なるが、プログラム割込みを生じなければ
処理結果は同一となる。先行実行モード下で命令
の実行抜けを生じても、非先行実行モード下の結
果によつてその実行抜けが補償されるので、第３
図に示すテスト命令群実行結果MRとERの内容
は同一となる。従つて本発明では、テスト・プロ
セツサＰ０が、第３図に示すテスト命令群実行結
果MRとERの内容を比較し、被テスト・プロセ
ツサＰ１の正常性をテストすることができる。
度は異なるが、プログラム割込みを生じなければ
処理結果は同一となる。先行実行モード下で命令
の実行抜けを生じても、非先行実行モード下の結
果によつてその実行抜けが補償されるので、第３
図に示すテスト命令群実行結果MRとERの内容
は同一となる。従つて本発明では、テスト・プロ
セツサＰ０が、第３図に示すテスト命令群実行結
果MRとERの内容を比較し、被テスト・プロセ
ツサＰ１の正常性をテストすることができる。
被テスト・プロセツサＰ１で処理される命令の
型式を示したのが第４図である。第４図におい
て、OPCは命令コード、OP１は第１オペランド
（結果データ）、OP２は第２オペランド（入力デ
ータ）、OP３は第３オペランド（入力データ）を
示す。
型式を示したのが第４図である。第４図におい
て、OPCは命令コード、OP１は第１オペランド
（結果データ）、OP２は第２オペランド（入力デ
ータ）、OP３は第３オペランド（入力データ）を
示す。
以上のように本発明は、並列実行中に割込みが
生じた時、割込み情報に示された命令アドレスよ
り実行を再開すると、Ｉ−Fetch（命令フエツチ）
のみ行われ演算の行われていない命令はその命令
実行結果を出力しないが、事前に非並列実行モー
ド下で総ての命令を実行しておくので、並列実行
モード下で実行結果が未出力の結果オペランドに
は非並列実行時の実行結果が残り、命令の実行抜
けが補われるようにしたものである。従つて、被
テスト・プロセツサＰ１が先行実行モード下で命
令の実行抜けが生じるか否かに拘らず、テスト命
令群MIやテスト・データ群MDを設定すること
が可能となり、同時に、その期待値を自動的に発
生させることが可能となる。
生じた時、割込み情報に示された命令アドレスよ
り実行を再開すると、Ｉ−Fetch（命令フエツチ）
のみ行われ演算の行われていない命令はその命令
実行結果を出力しないが、事前に非並列実行モー
ド下で総ての命令を実行しておくので、並列実行
モード下で実行結果が未出力の結果オペランドに
は非並列実行時の実行結果が残り、命令の実行抜
けが補われるようにしたものである。従つて、被
テスト・プロセツサＰ１が先行実行モード下で命
令の実行抜けが生じるか否かに拘らず、テスト命
令群MIやテスト・データ群MDを設定すること
が可能となり、同時に、その期待値を自動的に発
生させることが可能となる。
以上の説明から明らかなように、本発明によれ
ば、プログラム割込みが発生すると、命令の実行
抜けを生ずるような高度のパイプラインを採用し
た計算機に対し、割込みを含む命令列、データ列
を用いた自動試験が可能となる。
ば、プログラム割込みが発生すると、命令の実行
抜けを生ずるような高度のパイプラインを採用し
た計算機に対し、割込みを含む命令列、データ列
を用いた自動試験が可能となる。
第１図は本発明が適用されるプロセツサの１実
施例構成を示す図、第２図及第３図はテスト命令
群を実行した結果を説明する図、第４図は被テス
ト・プロセツサで処理される命令の型式を示す図
である。 Ｐ０……テスト・プロセツサ、Ｐ１……被テス
ト・プロセツサ、MI……テスト命令群、MD…
…テスト・データ群、ME……メモリ、MRとER
……テスト命令群実行結果。
施例構成を示す図、第２図及第３図はテスト命令
群を実行した結果を説明する図、第４図は被テス
ト・プロセツサで処理される命令の型式を示す図
である。 Ｐ０……テスト・プロセツサ、Ｐ１……被テス
ト・プロセツサ、MI……テスト命令群、MD…
…テスト・データ群、ME……メモリ、MRとER
……テスト命令群実行結果。
Claims (1)
- １ 複数の演算部を有し、それぞれの演算部が複
数の演算ステツプにより命令を並列実行するよう
になつたデータ処理装置において、各命令が第１
オペランドを独立に割当てられるように作成され
たテスト命令群とテスト・データ群とを用意し、
非先行実行モード下で上記テスト命令群を実行し
て各命令の第１オペランドの集合を命令実行結果
として得ると共に該命令実行結果を複写し、しか
る後先行実行モード下で上記テスト命令群を実行
して上記命令実行結果と置き換えた各命令の第１
オペランドの集合を被テスト命令実行結果として
得、上記複写した命令実行結果を期待値として上
記被テスト命令実行結果と比較することによつて
先行実行モード下でのハードウエアのテストを行
うようにしたことを特徴とするデータ処理装置の
試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224687A JPS60116047A (ja) | 1983-11-29 | 1983-11-29 | デ−タ処理装置の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224687A JPS60116047A (ja) | 1983-11-29 | 1983-11-29 | デ−タ処理装置の試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116047A JPS60116047A (ja) | 1985-06-22 |
| JPS6349249B2 true JPS6349249B2 (ja) | 1988-10-04 |
Family
ID=16817652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224687A Granted JPS60116047A (ja) | 1983-11-29 | 1983-11-29 | デ−タ処理装置の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116047A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05289897A (ja) * | 1992-04-09 | 1993-11-05 | Fujitsu Ltd | 高速化機構を備えた計算機の試験方法 |
-
1983
- 1983-11-29 JP JP58224687A patent/JPS60116047A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60116047A (ja) | 1985-06-22 |
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