JPS6347946A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6347946A JPS6347946A JP19310986A JP19310986A JPS6347946A JP S6347946 A JPS6347946 A JP S6347946A JP 19310986 A JP19310986 A JP 19310986A JP 19310986 A JP19310986 A JP 19310986A JP S6347946 A JPS6347946 A JP S6347946A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- polycrystalline silicon
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 238000002955 isolation Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 239000010410 layer Substances 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 11
- 239000012212 insulator Substances 0.000 description 9
- 238000009413 insulation Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000002265 prevention Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野コ
この発明は半導体装置の製造方法に関し、特に半導体集
積回路（ＩＣ）において、トランスファゲート中のシリ
コンの酸化の防止と、コンタクトホール形成時のトラン
スファゲートのオーバエツチングの防止に関するもので
ある。
積回路（ＩＣ）において、トランスファゲート中のシリ
コンの酸化の防止と、コンタクトホール形成時のトラン
スファゲートのオーバエツチングの防止に関するもので
ある。
［従来の技術］
第２図は、従来の半導体集積回路（ＩＣ＞の構造を示す
断面図である。
断面図である。
図において、基板１表面に素子間を電気的に分離するた
めの分離絶縁第１２が選択的に形成されており、この分
離絶縁ｐＡ２間の基板１表面に不純物拡散層５が互いに
間隔を隔てて形成されている。
めの分離絶縁第１２が選択的に形成されており、この分
離絶縁ｐＡ２間の基板１表面に不純物拡散層５が互いに
間隔を隔てて形成されている。
基板１表面および不純物拡散層５表面にゲート絶縁膜３
が形成されている。分離絶縁ｌ１２表面、および不純物
拡散層５間の基板１上においてゲート絶縁膜３表面にそ
れぞれ、ワード線となるトランス７７ゲート４ａ、４ｂ
が形成されている。このトランスファゲート４ａ、４ｂ
には、従来、たとえばｉｍの多結晶シリコン暎、または
多結晶シリコン膜とこの膜表面に形成される高融点金属
シリサイド膜との２層膜が用いられている。分離絶縁第
１２表面、ゲート絶縁１３表面およびトランスファゲー
ト４ａ、４ｂ表面にＢＰＳＧまたＧｅｔ Ｐ Ｓ Ｇか
らなる層間絶縁ｌ１６が形成されており、この層間絶縁
膜６の所定部にトランスファゲート４ａ。
が形成されている。分離絶縁ｌ１２表面、および不純物
拡散層５間の基板１上においてゲート絶縁膜３表面にそ
れぞれ、ワード線となるトランス７７ゲート４ａ、４ｂ
が形成されている。このトランスファゲート４ａ、４ｂ
には、従来、たとえばｉｍの多結晶シリコン暎、または
多結晶シリコン膜とこの膜表面に形成される高融点金属
シリサイド膜との２層膜が用いられている。分離絶縁第
１２表面、ゲート絶縁１３表面およびトランスファゲー
ト４ａ、４ｂ表面にＢＰＳＧまたＧｅｔ Ｐ Ｓ Ｇか
らなる層間絶縁ｌ１６が形成されており、この層間絶縁
膜６の所定部にトランスファゲート４ａ。
４ｂに達するコンタクトホール７ａ、７ｂが形成されて
いる。このコンタクトホール７ａ、７ｂは層間絶縁第１
６表面に形成されるビット線（図示せず）とトランスフ
ァゲート４ａ、４ｂとを接続するためのものである。
いる。このコンタクトホール７ａ、７ｂは層間絶縁第１
６表面に形成されるビット線（図示せず）とトランスフ
ァゲート４ａ、４ｂとを接続するためのものである。
［発明が解決しようとする問題点］
従来のＩＣ製造工程においては、眉間絶縁［１６形成後
、この膜を８００〜１０００℃の温度で熱処理し、この
模、ピット線とワード線間をつなぐコンタクトホール７
ａ、７ｂを、ドライエツチング法またはドライエツチン
グ法とウェットエツチング法との組合わせにより形成す
るが、この層間綿ａｌ１６の熱処理時にトランスファゲ
ート４ａ。
、この膜を８００〜１０００℃の温度で熱処理し、この
模、ピット線とワード線間をつなぐコンタクトホール７
ａ、７ｂを、ドライエツチング法またはドライエツチン
グ法とウェットエツチング法との組合わせにより形成す
るが、この層間綿ａｌ１６の熱処理時にトランスファゲ
ート４ａ。
４ｂ中のシリコンが酸化されて、シリコンが減少したり
ゲート膜厚が減少するなどの問題点があった。
ゲート膜厚が減少するなどの問題点があった。
また、トランスファゲート４ａから層間絶縁膜６表面ま
での距離がトランス７７ゲート４ｂから層間絶縁第１６
表面までの距離より短いために、コンタクトホール７ａ
形成時にエツチングガスによるトランスファゲート４ａ
のアタックが生じるという問題点があった。
での距離がトランス７７ゲート４ｂから層間絶縁第１６
表面までの距離より短いために、コンタクトホール７ａ
形成時にエツチングガスによるトランスファゲート４ａ
のアタックが生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、トランスファゲート中のシリコンの酸化を防
止することができるとともに、コンタクトホール形成時
のエツチングガスによるトランス７７ゲートのアタック
を防止することができる半導体装置の製造方法を得るこ
とを目的とする。
たもので、トランスファゲート中のシリコンの酸化を防
止することができるとともに、コンタクトホール形成時
のエツチングガスによるトランス７７ゲートのアタック
を防止することができる半導体装置の製造方法を得るこ
とを目的とする。
［問題点を解決するための手段］
この発明にかかる半導体装置の製造方法は、基板表面に
分館絶縁膜およびゲート絶縁膜を形成し、分離絶縁膜表
面およびゲート絶ａ膜表面にそれぞれ、シリコンを含み
ワード線となるトランスファゲートを形成し、分離絶縁
膜表面、ゲート絶縁膜表面およびトランスファゲート表
面に保護膜を形成し、保ｆ！！膜表面に層間絶縁膜を形
成し、層間絶縁膜の所定部を、ドライエツチング法を含
むエツチング法を用いてエツチングすることにより、保
ｒ！第１Ｉに達するコンタクトホールを形成し、コンタ
クトホール下の保第１第１をエツチングしてトランスフ
ァゲートを露出させる方法である。
分館絶縁膜およびゲート絶縁膜を形成し、分離絶縁膜表
面およびゲート絶ａ膜表面にそれぞれ、シリコンを含み
ワード線となるトランスファゲートを形成し、分離絶縁
膜表面、ゲート絶縁膜表面およびトランスファゲート表
面に保護膜を形成し、保ｆ！！膜表面に層間絶縁膜を形
成し、層間絶縁膜の所定部を、ドライエツチング法を含
むエツチング法を用いてエツチングすることにより、保
ｒ！第１Ｉに達するコンタクトホールを形成し、コンタ
クトホール下の保第１第１をエツチングしてトランスフ
ァゲートを露出させる方法である。
［作用］
この発明において１よ、層間絶縁膜下に形成された保護
膜は、壱間絶縁狽の熱処理時において、トランスファゲ
ート中のシリコンの酸化を防止し、また、層間絶縁膜に
、ドライエツチング法を含むエツチング法を用いてコン
タクトホールの形成時において、エツチングガスによる
アタックからトランス７７ゲートを守る。
膜は、壱間絶縁狽の熱処理時において、トランスファゲ
ート中のシリコンの酸化を防止し、また、層間絶縁膜に
、ドライエツチング法を含むエツチング法を用いてコン
タクトホールの形成時において、エツチングガスによる
アタックからトランス７７ゲートを守る。
［実施例コ
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１Ａ図〜第１Ｅ図は、この発明の実施例である半導体
装置の製造方法を説明するための工程断面図である。
装置の製造方法を説明するための工程断面図である。
この製造方法について説明すると、まず、基板１表面に
分離絶縁膜２を選択的に形成し、この後、分離絶縁！１
２間の基板１表面にゲート絶縁ｍ３を形成する。次に、
分離絶縁ｇ１２表面およびゲート絶縁ｌ５１３表面に、
１層の多結晶シリコン膜、または多結晶シリコン膜と高
融点金属シリサイド膜との２層膜を形成し、この膜をバ
ターニングして分離絶縁１２表面およびゲート絶縁膜３
表面の所定部にトランスフアゲ−ｈ４ａ 、４ｂを形成
する。
分離絶縁膜２を選択的に形成し、この後、分離絶縁！１
２間の基板１表面にゲート絶縁ｍ３を形成する。次に、
分離絶縁ｇ１２表面およびゲート絶縁ｌ５１３表面に、
１層の多結晶シリコン膜、または多結晶シリコン膜と高
融点金属シリサイド膜との２層膜を形成し、この膜をバ
ターニングして分離絶縁１２表面およびゲート絶縁膜３
表面の所定部にトランスフアゲ−ｈ４ａ 、４ｂを形成
する。
この後、トランスファゲート４ｂをマスクとしてゲート
絶縁膜３の下部領域に不ｖＪ物を注入し、この不純物を
ドライブして互いに間隔を隔てた不純物拡散層５を形成
する。この侵、分離絶縁１ＩＩ２表面、ゲート絶Ｒ第１
３表面およびトランスファゲート４ａ、４ｂ表面に１０
００〜１５００人の膜厚の多結晶シリコン膜８を形成す
る。ここで、不純物注入後に１５００〜２００ＯＡの膜
厚の多結晶シリコン膜を形成し、この後、注入した不純
物をドライブして不純物拡散層を形成してもよい。この
場合は、不純物のドライブによって多結晶シリコン膜が
約５００△酸化される。次に、多結晶シリコンＦＡ８表
面にＢＰＳＧまたはＰＳＧからなる層間絶縁膜６を形成
する（ＩＩＡ図）。次に、層間絶縁Ｔｌ４６を、その表
面に形成されるビット椋の安定したパターニングのため
に８００〜１０００℃の湿度で熱処理する。このとき、
多結晶シリコン膜８は約５０Ａ酸化され、酸化第１１９
が形成される。８０は層間絶縁膜６の熱処理後の多結晶
シリコン膜を示している。またこのとき、多結晶シリコ
ン力８はトランスファゲート４ａ、４ｂ中のシリコンの
酸化を防止し、トランスファゲート４ａ。
絶縁膜３の下部領域に不ｖＪ物を注入し、この不純物を
ドライブして互いに間隔を隔てた不純物拡散層５を形成
する。この侵、分離絶縁１ＩＩ２表面、ゲート絶Ｒ第１
３表面およびトランスファゲート４ａ、４ｂ表面に１０
００〜１５００人の膜厚の多結晶シリコン膜８を形成す
る。ここで、不純物注入後に１５００〜２００ＯＡの膜
厚の多結晶シリコン膜を形成し、この後、注入した不純
物をドライブして不純物拡散層を形成してもよい。この
場合は、不純物のドライブによって多結晶シリコン膜が
約５００△酸化される。次に、多結晶シリコンＦＡ８表
面にＢＰＳＧまたはＰＳＧからなる層間絶縁膜６を形成
する（ＩＩＡ図）。次に、層間絶縁Ｔｌ４６を、その表
面に形成されるビット椋の安定したパターニングのため
に８００〜１０００℃の湿度で熱処理する。このとき、
多結晶シリコン膜８は約５０Ａ酸化され、酸化第１１９
が形成される。８０は層間絶縁膜６の熱処理後の多結晶
シリコン膜を示している。またこのとき、多結晶シリコ
ン力８はトランスファゲート４ａ、４ｂ中のシリコンの
酸化を防止し、トランスファゲート４ａ。
４ｂ中のシリコンの減少とゲート膜厚の減少を防止する
（第１Ｂ図）。次に、層間絶縁膜６．酸化膜９の所定部
を同時に、ドライエツチング法またはドライエツチング
法とウェブ［・エツチング法との組合せを用いてエツチ
ングして多結晶シリコンｍ８０に達するコンタクトホー
ル７０ａ 、７０ｂを形成する。このとき、多結晶シリ
コン１８０がエツチングガスのストッパとして勧ぎ、エ
ツチングガスによるトランス７７ゲート４ａのアタック
を防止する（第１Ｃ図）。この後、コンタクトホール７
０ａ 、７０ｂ下の多結晶シリコン１８０をエツチング
してトランスファゲート４ａ 、４ｂを露出させる。コ
ンタクトホール７８．７ｂは、多結晶シリコン膜８０の
エツチング後のコンタクトホールを示している（第１Ｄ
図）。次に、多結晶シリコン膜８０を酸化して酸化膜８
１を形成する（第１Ｅ図）。
（第１Ｂ図）。次に、層間絶縁膜６．酸化膜９の所定部
を同時に、ドライエツチング法またはドライエツチング
法とウェブ［・エツチング法との組合せを用いてエツチ
ングして多結晶シリコンｍ８０に達するコンタクトホー
ル７０ａ 、７０ｂを形成する。このとき、多結晶シリ
コン１８０がエツチングガスのストッパとして勧ぎ、エ
ツチングガスによるトランス７７ゲート４ａのアタック
を防止する（第１Ｃ図）。この後、コンタクトホール７
０ａ 、７０ｂ下の多結晶シリコン１８０をエツチング
してトランスファゲート４ａ 、４ｂを露出させる。コ
ンタクトホール７８．７ｂは、多結晶シリコン膜８０の
エツチング後のコンタクトホールを示している（第１Ｄ
図）。次に、多結晶シリコン膜８０を酸化して酸化膜８
１を形成する（第１Ｅ図）。
なお、上記実施例では、居間絶縁膜６下に多結晶シリコ
ン［１８を形成する場合について示したが、多結晶シリ
コンｌＩ８の代わりに窒化膜を形成してもよく、この場
合にも上記実施例と同様の効果を奏する。
ン［１８を形成する場合について示したが、多結晶シリ
コンｌＩ８の代わりに窒化膜を形成してもよく、この場
合にも上記実施例と同様の効果を奏する。
［発明の効果〕
以上のようにこの発明によれば、層間絶縁膜下に保護膜
を形成するので、層間絶縁膜の熱処理時においてトラン
スファゲート中のシリコンの酸化が防止され、このため
、トランスファゲート中のシリコンの減少やゲート絶縁
膜の減少が防止される。
を形成するので、層間絶縁膜の熱処理時においてトラン
スファゲート中のシリコンの酸化が防止され、このため
、トランスファゲート中のシリコンの減少やゲート絶縁
膜の減少が防止される。
また、層間絶縁膜にコンタクトホールの形成時において
、エツチングガスによるトランスファゲートのアタック
が防止される。
、エツチングガスによるトランスファゲートのアタック
が防止される。
第１Ａ図〜第１Ｅ図は、この発明の実施例である半導体
装置の製造方法を説明するための工程断面図である。 第２図は、従来の半導体朶積回路（ｆｃ）の虐造を示す
断面図である。 図において、１は基板、２は分離絶！！膜、３１よゲー
トＷＡ縁膜、４ａ 、４ｂはトランスファゲート・５は
不純物拡散層、６は層間絶縁膜、７ａ、７ｂ。 ７０ａ 、７０ｂ １．ｔＤンタクトホール、８，８０
は多結晶シリコン膜、９．８１は酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
装置の製造方法を説明するための工程断面図である。 第２図は、従来の半導体朶積回路（ｆｃ）の虐造を示す
断面図である。 図において、１は基板、２は分離絶！！膜、３１よゲー
トＷＡ縁膜、４ａ 、４ｂはトランスファゲート・５は
不純物拡散層、６は層間絶縁膜、７ａ、７ｂ。 ７０ａ 、７０ｂ １．ｔＤンタクトホール、８，８０
は多結晶シリコン膜、９．８１は酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (6)
- （１）基板表面に素子間を電気的に分離するための分離
絶縁膜を選択的に形成する工程と、前記分離絶縁膜間の
前記基板表面にゲート絶縁膜を形成する工程と、 前記分離絶縁膜表面および前記ゲート絶縁膜表面にそれ
ぞれ、シリコンを含みワード線となるトランスファゲー
トを形成する工程と、 前記分離絶縁膜表面、前記ゲート絶縁膜表面および前記
トランスファゲート表面に保護膜を形成する工程と、 前記保護膜表面に層間絶縁膜を形成する工程と、前記層
間絶縁膜の所定部を、ドライエッチング法を含むエッチ
ング法を用いてエッチングすることにより、前記保護膜
に達するコンタクトホールを形成する工程と、 前記コンタクトホール下の前記保護膜をエッチングして
前記トランスファゲートを露出させる工程とを備えた半
導体装置の製造方法。 - （２）前記トランスファゲートは、多結晶シリコン膜、
または多結晶シリコン膜と該多結晶シリコン膜表面に形
成される高融点金属シリサイド膜との２層膜からなる特
許請求の範囲第１項記載の半導体装置の製造方法。 - （３）前記保護膜は多結晶シリコン膜からなり、 前記層間絶縁膜の熱処理時には該多結晶シリコン膜表面
に酸化膜が形成され、 前記コンタクトホールの形成時には、前記ドライエッチ
ング法を含むエッチング法を用いて前記層間絶縁膜およ
び前記酸化膜の所定部を同時にエッチングし、 さらに、前記コンタクトホール下の残りの前記多結晶シ
リコン膜のエッチング後に、該多結晶シリコン膜を酸化
する工程を含む特許請求の範囲第１項または第２項記載
の半導体装置の製造方法。 - （４）前記保護膜は窒化膜からなる特許請求の範囲第１
項または第２項記載の半導体装置の製造方法。 - （５）前記層間絶縁膜はＢＰＳＧ膜からなる特許請求の
範囲第１項ないし第４項のいずれかに記載の半導体装置
の製造方法。 - （６）前記層間絶縁膜はＰＳＧ膜からなる特許請求の範
囲第１項ないし第４項のいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19310986A JPS6347946A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19310986A JPS6347946A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347946A true JPS6347946A (ja) | 1988-02-29 |
Family
ID=16302396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19310986A Pending JPS6347946A (ja) | 1986-08-18 | 1986-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347946A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303276A (ja) * | 2004-03-16 | 2005-10-27 | Ishikawajima Harima Heavy Ind Co Ltd | 半導体装置の製造方法 |
| JP2006147771A (ja) * | 2004-11-18 | 2006-06-08 | Oki Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
-
1986
- 1986-08-18 JP JP19310986A patent/JPS6347946A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303276A (ja) * | 2004-03-16 | 2005-10-27 | Ishikawajima Harima Heavy Ind Co Ltd | 半導体装置の製造方法 |
| JP4582452B2 (ja) * | 2004-03-16 | 2010-11-17 | 株式会社Ｉｈｉ | 半導体装置の製造方法 |
| JP2006147771A (ja) * | 2004-11-18 | 2006-06-08 | Oki Electric Ind Co Ltd | 強誘電体メモリ及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4455568A (en) | Insulation process for integrated circuits | |
| JP3665426B2 (ja) | 半導体装置の製造方法 | |
| JPH0580148B2 (ja) | ||
| JP3251912B2 (ja) | 強誘電体キャパシタの形成方法 | |
| JPH04229616A (ja) | 半導体層構造に開口を製造する方法 | |
| JPH0669099B2 (ja) | Ｍｉｓ型半導体装置 | |
| JP3157734B2 (ja) | 強誘電体メモリ装置及びその製造方法 | |
| JPH11354720A (ja) | 半導体デバイス内にコンデンサを形成する方法 | |
| JP2001308198A (ja) | 半導体装置及びその製造方法 | |
| JPH10233392A (ja) | 半導体装置の製造方法 | |
| JPS6347946A (ja) | 半導体装置の製造方法 | |
| JPH07283211A (ja) | セラミックのバリヤ層を利用したシリコンの部分的酸化方法 | |
| KR100475715B1 (ko) | Mml반도체소자 제조방법 | |
| JPH0426162A (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
| JPH10308448A (ja) | 半導体デバイスの隔離膜及びその形成方法 | |
| JP2707536B2 (ja) | 半導体装置の製造方法 | |
| JP2950620B2 (ja) | 半導体装置 | |
| US5994216A (en) | Method of forming a reduced size contact in a dielectric layer by using bird's beak of oxidized polysilicon to create an etching mask | |
| KR960011816B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| JP3189399B2 (ja) | 半導体装置の製造方法 | |
| JP2000294780A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPS6212125A (ja) | 半導体装置の製造方法 | |
| KR100405933B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| JPH0254583A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPH11354787A (ja) | 半導体装置の製造方法 |