JPS6345654A - Invalidation processing system for information processor - Google Patents
Invalidation processing system for information processorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の無効化処理方式、特に緩衝記
憶手段に記憶されている有効データの無効化処理方式に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an invalidation processing method for an information processing device, and particularly to an invalidation processing method for valid data stored in a buffer storage means.
従来ベクトル処理装置とスカラ処理装置を有する情報処
理装置において、緩衝記憶手段の無効化処理は、ベクト
ル処理装置からのストア要求によって主記憶装置上のデ
ータが書き換えられることにより、そのデータの写しを
ブロック単位で記憶している緩衝記憶手段のデータの内
容が無効となってしまう為、後続のスカラロード要求に
対して緩衝記憶手段としてのデータの保障を行なう為に
なされる。Conventionally, in an information processing device having a vector processing device and a scalar processing device, the invalidation process of the buffer storage means blocks the copying of data by rewriting data on the main storage device in response to a store request from the vector processing device. This is done in order to guarantee the data in the buffer storage means against subsequent scalar load requests, since the contents of the data stored in the buffer storage means will become invalid.
実際の無効化処理は、ベクトル要求によって緩衝記憶手
段のデータをすべて無効にしてしまう様制御する無効化
処理方式や、ベクトルストア要求に伴なうベクトルスト
ア開始アドレスの）、ベクトルストア要素間距離■）、
及びベクトルストア要素数［有］）、とを保持し、Ｂ、
Ｄ及びＬから、ベクトルストア領域（Ｂ−Ｂ＋ＬＤ）を
作成し保持し、且つ無効化アドレス作成回路で無効化ア
ドレス（Ｂ。Actual invalidation processing involves the invalidation processing method that controls all data in the buffer storage means to be invalidated by a vector request, the vector store start address (accompanied by a vector store request), the distance between vector store elements, etc. ),
and the number of vector store elements [exist]), and B,
A vector store area (B-B+LD) is created and held from D and L, and an invalidation address (B.
Ｂ＋Ｄ、Ｂ＋２Ｄ、・・・Ｂ＋ＬＤ ）を作成し、各”
々の無効化アドレス（Ｂ 、Ｂ＋Ｄ 、Ｂ＋２Ｄ、・・
・Ｂ−１−ＬＤ ）を１つずつ用いて無効化処理をし、
その処理が終了するまでの間後続スカラロードに対する
データを保障する為に、前記ベクトルストア領域内への
アクセスの場合に、その要求を主記憶装置へのメモリア
クセス要求として処理を行なった。又、無効化処理の為
の要求は通常スカラ処理装置、ベクトル処理装置から送
られて来るロード／ストア要求等の要求との競合制御で
優先順位が決められている。B+D, B+2D,...B+LD), and each "
each invalidation address (B, B+D, B+2D,...
・B-1-LD) are used to invalidate them one by one,
In order to guarantee data for subsequent scalar loads until the processing is completed, when accessing the vector store area, the request is processed as a memory access request to the main storage device. Further, requests for invalidation processing are usually prioritized by competition control with requests such as load/store requests sent from scalar processing devices and vector processing devices.
上述した従来の無効化処理方式では、無効化アドレス（
Ｂ 、 Ｂ＋Ｄ 、 Ｂ＋２Ｄ 、・・・ＨｔＤ）を１
つ１つ用い無効化処理を行なうが、緩衝記憶手段がある
プロックアＰレス単位で記憶制御されている為に、実際
の無効化処理には作られた無効化アドレスの一部しか使
用されていない。その時は、折角作成した無効化アドレ
スを用いて無効化処理を１つ１つ実行しても無効化処理
に使われているアドレス情報の一部が同じであった場合
に、同じブロックの無効化処理を行なうことになシ、余
分な無効化処理要求を出すことになり、無効化処理に時
間がかかることになり、後続要求の処理が遅くなるとい
う欠点がある。In the conventional invalidation processing method described above, the invalidation address (
B, B+D, B+2D,...HtD) as 1
However, since the storage is controlled in units of block addresses with buffer storage means, only a part of the created invalidation addresses are used for the actual invalidation process. . In that case, if part of the address information used in the invalidation process is the same even if you execute the invalidation process one by one using the invalidation address that you have taken the pains to create, the same block will be invalidated. This has the disadvantage that an extra invalidation process request is issued without performing any processing, and the invalidation process takes time, which slows down the processing of subsequent requests.
本発明の情報処理装置の無効化処理方式は、スカラ要求
を処理するスカラ処理手段と、ベクトル要求を処理する
ベクトル処理手段と、前記スカラ処理手段及びベクトル
処理手段に対してスカラ要求及びベクトル要求を発行す
る要求発行手段と。An invalidation processing method for an information processing apparatus according to the present invention includes a scalar processing means for processing a scalar request, a vector processing means for processing a vector request, and a scalar request and a vector request for the scalar processing means and the vector processing means. A means for issuing a request.
前記スカラ処理手段及び前記ベクトル処理手段との間で
データの授受を行なう主記憶手段と、該主記憶手段と前
記スカラ処理手段との間にあり前記主記憶手段にあるデ
ータの一部の写しをブロック単位で記憶し該ブロックの
ブロックアドレスの有効を表示する有効ビットを持つ緩
衝記憶手段と。A main memory means for exchanging data between the scalar processing means and the vector processing means, and a main memory means located between the main memory means and the scalar processing means and storing a copy of a part of the data in the main memory means. Buffer storage means that stores in block units and has a valid bit that indicates the validity of the block address of the block.
前記要求発行手段からのベクトルストア要求に応答して
前記ベクトルストア要求と共に送られて来るベクトルス
トアアドレス情報に基づき前記緩衝記憶手段に記憶され
ている有効ビットを無効にする無効化処理の為の無効化
アドレスを作成する無効化アドレス作成手段と、前記要
求発行手段から順次発行されるベクトルストア要求に対
応して前記無効化アドレス作成手段での無効化アドレス
作成に必要な情報を記憶し保持する無効化情報保持手段
と、前記無効化アドレス作成手段からの無効化アドレス
を用いて無効化処理を行なう無効化手段と、前記無効化
処理が実行中であることを表示する表示ビットと前記無
効化アドレス作成手段からの無効化アドレスを複数受付
けるレジスタに存在する複数の無効化アドレスの間で前
記表示ビットが無効化処理実行中を表示している場合に
前記無効化アドレスの一部を比較し一致を検出すること
によって無効化処理の処理回数を減らす縮退手段グを備
える無効化処理手段とを含んで構成される。invalidation processing for invalidating valid bits stored in the buffer storage means based on vector store address information sent together with the vector store request in response to the vector store request from the request issuing means; an invalidation address creation means for creating a revocation address, and an invalidation address storing means for storing and retaining information necessary for the revocation address creation means in the revocation address creation means in response to vector store requests sequentially issued from the request issuing means. a revocation information holding means, a revocation means for performing revocation processing using the revocation address from the revocation address creation means, a display bit for indicating that the revocation processing is being executed, and the revocation address. When the display bit indicates that invalidation processing is being executed, a portion of the invalidation addresses are compared to find a match between a plurality of invalidation addresses existing in a register that accepts a plurality of invalidation addresses from the creation means. The invalidation processing means includes a degeneration means for reducing the number of times of invalidation processing by detection.
次に１本発明について図面を参照して説明する。 Next, one embodiment of the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の構成図である。まず第１図
を用いて動作の慨略を説明することにする。FIG. 1 is a block diagram of an embodiment of the present invention. First, an outline of the operation will be explained using FIG.
■し））１；
′１≠４弓４常の緩衝記憶手段５の無効化処理について
説明する。緩衝記憶手段５に主記憶手段４にあるデータ
の一部の写しがブロック単位で存在する状態で、ベクト
ル処理手段２がら主記憶手段４上へのストア要求がある
と、ベクトル要求情報線１１を介して、制御手段８ヘス
ドア要求が出され。2)) 1; '1≠4 The invalidation process of the buffer storage means 5 will be explained. When a copy of a part of the data in the main memory 4 exists in the buffer memory 5 in units of blocks, when the vector processing means 2 requests a store onto the main memory 4, the vector request information line 11 is activated. A request for a door is issued to the control means 8 via the control means 8.
主記憶制御情報線２１を介して、その要求が実行される
。これによって、主記憶手段４のデータが書き換えられ
たことになり、緩衝記憶手段５のデータの内容を保障す
る必要が出てくる。The request is executed via the main memory control information line 21. This means that the data in the main storage means 4 has been rewritten, and it becomes necessary to ensure the contents of the data in the buffer storage means 5.
その為、ベクトル処理手段２から、ベクトルストア情報
線１２を介して、ベクトルストア開始アドレスノ）、ベ
クトルストア要素間距離ｐ）及びベクトルストア要素数
υを無効化情報保持回路６に保持するとともに、無効化
処理情報線１６を介して。Therefore, from the vector processing means 2, the vector store start address (), the distance between vector store elements (p), and the number of vector store elements υ are stored in the invalidation information holding circuit 6 via the vector store information line 12. Via the invalidation processing information line 16.
無効化アドレス作成手段９にその情報を送ることによっ
て、それらの情報から無効化アドレス（Ｂ。By sending the information to the invalidation address creation means 9, the invalidation address (B.
Ｂ＋Ｄ 、Ｂ＋２Ｄ、・・・Ｂ＋Ｉ、Ｄ ）を作成し、
無効化アドレス線１７を介して無効化処理手段７へ無効
化アドレス情報を送り、無効化処理手段７から無効化処
理線２０を介して、緩衝記憶手段５の無効化処理を行な
う。B+D, B+2D,...B+I,D),
The invalidation address information is sent to the invalidation processing means 7 via the invalidation address line 17, and the buffer storage means 5 is invalidated from the invalidation processing means 7 via the invalidation processing line 20.
これによって緩衝記憶手段５に記憶されているデータの
保障はできるが、この無効化処理が終了するまでの間の
後続要求に対するデータの保障ができない。そこで、無
効化情報保持手段６に保持していたベクトルストア情報
（Ｂ 、 Ｄ 、 Ｌ ）、、ｉを制御情報線１５を介
して制御手段８へ送ることによって、ベクトルストア領
域（Ｂ−Ｂ＋ＬＤ）を作り、無効化処理が終了するまで
それを保持することによって、スカラ処理手段１からス
カラ要求情報線１０を介して送られて来る緩衝記憶手段
５をアクセスするスカラロード要求を、ベクトルストア
領域内であった時に、主記憶手段４に対する要求となる
機制御し、主記憶制御情報線２１を介して、主記憶手段
４に要求を出し、データ線１３を介して。Although this makes it possible to guarantee the data stored in the buffer storage means 5, it is not possible to guarantee the data for subsequent requests until this invalidation process is completed. Therefore, by sending the vector store information (B, D, L), . By creating and holding it until the invalidation process is completed, a scalar load request for accessing the buffer storage means 5 sent from the scalar processing means 1 via the scalar request information line 10 is stored in the vector store area. When the request is made to the main memory means 4, a request is made to the main memory means 4 via the main memory control information line 21, and a request is sent to the main memory means 4 via the data line 13.
主記憶手段４からスカラ処理手段１にデータを返すよう
制御することでデータの保障を行なう。Data is guaranteed by controlling the main storage means 4 to return data to the scalar processing means 1.
これが基本動作であるが２本発明の実施例ではベクトル
ストア要求に伴なって送られて来るベクトルストア無効
化情報から作られる無効化アドレスを用い、緩衝記憶手
段５の無効化処理を行なう時に、無効化処理手段７に無
効化アドレスを複数組保持するバクファレジスタを持ち
、それぞれのレジスタの間で９例えば無効化アドレスの
一部。This is the basic operation, but in the second embodiment of the present invention, when performing the invalidation process of the buffer storage means 5 using the invalidation address created from the vector store invalidation information sent in conjunction with the vector store request, The invalidation processing means 7 has buffer registers that hold a plurality of sets of invalidation addresses, and between each register there is 9, for example, a part of the invalidation addresses.
すなわち、緩衝記憶手段５をアクセスするのに用いられ
るブロックアドレスを比較し一致を検出することによシ
、同一ブロックアドレスに対する無効化処理を行なわな
いよう制御することによって。That is, by comparing the block addresses used to access the buffer storage means 5 and detecting a match, by controlling so as not to perform invalidation processing on the same block address.
無駄な無効化要求を無くシ、無効化処理を速くしている
。This eliminates unnecessary invalidation requests and speeds up invalidation processing.
第２図は無効化処理装置７の構成を示す図であり、以下
この第２図を用いて詳細に説明する。まず、無効化アド
レス作成手段９から、無効化アドレス線１７及び無効化
アドレス有効情報線１８を介して送られて来る無効化ア
ドレスとその有効情報ヲ、アドレスレジスタ２７．２８
及び有効表示レジスタ２９．３０で受は取り、最初の無
効化アドレス情報がアドレスレジスタ２８と有効表示レ
ジスタ３０に在り、後続の無効化アドレス情報がアドレ
スレジスタ２７と有効表示レジスタ２９に在る場合を考
える。FIG. 2 is a diagram showing the configuration of the invalidation processing device 7, and will be described in detail below using FIG. 2. First, the invalidation address and its validity information sent from the invalidation address generation means 9 via the invalidation address line 17 and the invalidation address validity information line 18 are stored in the address registers 27 and 28.
and valid display registers 29 and 30, the first invalidation address information is in the address register 28 and the valid indication register 30, and the subsequent invalidation address information is in the address register 27 and the valid indication register 29. think.
通常の無効化処理は順番に最初のものが処理さし９次に
後続の第２番目のものがアドレスレジスタ２８と有効表
示レジスタ３０にセットされ、新たに３番目の無効化ア
ドレス情報がアドレスレジスタ２７と有効表示レジスタ
２９にセットされ。In normal invalidation processing, the first one is processed in order, the second subsequent one is set in the address register 28 and the valid display register 30, and the third invalidation address information is newly set in the address register. 27 and is set in the valid display register 29.
これを繰り返しｎ個の無効化処理が行なわれる。This is repeated until n invalidation processes are performed.
ここで、アドレスレジスタ２７及び有効表示レジスタ２
９の無効化アドレス情報がそれぞれアドレスレジスタ２
８及び有効表示レジスタ３０へ送られる時に、第３図に
示すよう無効化アドレスの一部をアドレスレジスタ２７
とアドレスレジスタ２８の間でアドレス情報線３６．３
７を介して比較器３２を用いて比較し、一致を検出する
と、比較情報線３９を介し一致情報を出力する。一方。Here, address register 27 and valid display register 2
9 invalidation address information are respectively stored in address register 2.
8 and valid display register 30, a part of the invalidation address is sent to address register 27 as shown in FIG.
and the address information line 36.3 between the address register 28 and the address register 28.
When a match is detected, match information is outputted via a comparison information line 39. on the other hand.
制御回路８から無効化処理制御線２４を介して送られて
来る無効化処理中を意味する情報を無効化処理有効レジ
スタ３１に受け、無効化処理有効情報線３８を介して出
力する。これら２つの出方情報を、 ＮＡＮＤ＆” −
ト３４を介して、有効表示レジスタ２９からの有効情報
とＡＮＤゲート３３でアンドをとることによって有効情
報を無効にし、有効表示レジスタ３０へ送る。Information indicating that the invalidation process is in progress, sent from the control circuit 8 via the invalidation process control line 24, is received by the invalidation process valid register 31, and is outputted via the invalidation process valid information line 38. These two output information are NAND &” −
The valid information is ANDed with the valid information from the valid display register 29 via the gate 34 by an AND gate 33, thereby invalidating the valid information and sending it to the valid display register 30.
一方、無効化処理は無効化手段２６に無効化アドレス情
報線４２及び有効情報線４３を介して送られる無効化ア
ドレス及び有効情報とから、無効化アドレスが有効時の
み無効化処理を実行する。On the other hand, the invalidation process is executed only when the invalidation address is valid based on the invalidation address and validity information sent to the invalidation means 26 via the invalidation address information line 42 and the validity information line 43.
その時は比較器３２で一致が検出されると、２番目の無
効化アドレス有効情報は有効表示レジスタ２９から有効
表示レジスタ３ｏに送られる時に無効になり、無効化手
段２６での無効化処理要求が抑止される。At that time, when a match is detected by the comparator 32, the second invalidation address validity information is invalidated when sent from the validity display register 29 to the validity display register 3o, and the invalidation processing request by the invalidation means 26 is made. Deterred.
この場合、比較器３２で比較されるアドレス情報が第３
図に示すよりに緩衝記憶手段５のブロックアドレスであ
る為、実際に緩衝記憶手段５にデータが登録されていな
い場合でもｌ無効化処理をする必要があるが、登録され
ている場合のみ無効化したい場合は、比較器３２で比較
するアドレス情報をブロックアドレスを含む上位アドレ
ス部にすることによって可能となる。又、無効化処理要
求がスカラ要求及びベクトル要求と競合し待たされる場
合、制御手段８から無効化停止信号線２２を介して送ら
れて来る無効化停止信号によって。In this case, the address information compared by the comparator 32 is
As shown in the figure, since it is a block address of the buffer storage means 5, it is necessary to perform invalidation processing even if data is not actually registered in the buffer storage means 5, but it is invalidated only when it is registered. If desired, this can be achieved by setting the address information to be compared by the comparator 32 to the upper address part including the block address. In addition, when an invalidation processing request conflicts with a scalar request and a vector request and is forced to wait, an invalidation stop signal sent from the control means 8 via the invalidation stop signal line 22 is used.
すべての無効化処理が停止するが、この時にＡＮＤゲー
ト３３でアンドがとれた場合に、無効化停止信号線２２
の信号と無効化情報線４０を介して送られて来る無効化
情報とをＡＮＤゲート３５でアンドをとることによって
、アドレスレジスタ２７及び有効表示レジスタ２９へ送
られている停止信号（ホールド信号）を解除することが
でき、無効になる無効化アドレス情報を持っているアド
レスレジスタ２７に後続の無効化アドレス情報をセット
することを可能にし、且つ本信号を無効化アドレス作成
回路９に対する無効化アドレス作成停止信号として無効
化アドレス作成停止信号線２３を介シテ送ることで、ア
ドレスレジスタ２７及び有効表示レジスタ２９に実行さ
れる無効化アドレス情報がセットされるまでアドレス作
成を続けることができる。All the invalidation processing stops, but if the AND gate 33 performs an AND operation at this time, the invalidation stop signal line 22
By ANDing the signal and the invalidation information sent via the invalidation information line 40 at the AND gate 35, the stop signal (hold signal) sent to the address register 27 and the valid display register 29 is controlled. It is possible to set the subsequent invalidation address information in the address register 27 that has the invalidation address information that can be canceled and invalidated, and this signal is used to generate the invalidation address for the invalidation address generation circuit 9. By sending a stop signal through the invalidation address generation stop signal line 23, address generation can be continued until the invalidation address information to be executed is set in the address register 27 and valid display register 29.
以上説明したように９本発明は無効化アドレスを複数個
保持し、それらの間で無効化アドレスの一部を無効化処
理中のみ比較し一致を検出し、その−数情報を用いて、
同一ブロックへの無効化要求を抑止することにより、同
一ブロックへの無駄な無効化要求が縮退できるとともに
、スカラ要求及びベクトル要求と無効化処理要求との競
合により、無効化処理要求が抑止される場合に、同一ブ
ロックへの無効化要求が連続すると、無効化要求が要求
抑止状態でも可能になり、無効化要求の競合を少なくす
るとともに、無効化処理が終了するのが早くなシ、後続
要求に対する処理性能を向上させる効果がある。As explained above, the present invention holds a plurality of invalidation addresses, compares a part of the invalidation addresses among them only during the invalidation process, detects a match, and uses the minus number information,
By suppressing invalidation requests to the same block, unnecessary invalidation requests to the same block can be reduced, and invalidation requests are suppressed due to conflicts between scalar requests, vector requests, and invalidation processing requests. In this case, if invalidation requests for the same block are made consecutively, invalidation requests can be made even in the request suppressed state, reducing contention of invalidation requests and completing the invalidation process quickly. This has the effect of improving processing performance for.
第１図は本発明の一実施例の構成図、第２図はその部分
詳細の一例の構成図、第３図はその動作説明図である。
記号の説明：
１・・・スカラ処理手段、２・・・ベクトル処理手段。
３・・・要求発行手段、４・・・主記憶手段、５・・・
緩衝記憶手段、６・・・無効化情報保持手段、７−・・
無効化処理手段、８・・・制御手段、９・・・無効化ア
ドレス作成手段、１０・・・スカラ要求情報線、１１・
・・ベクトル要求情報線、１２・・・ベクトルストア情
報線、１３・・・データ線、１４・・・データ線、１５
・・・制御情報線。
１６・・・無効化処理情報線、１７・・・無効化アドレ
ス線、１８・・・無効化アドレス有効情報線、１９・・
・無効化終了情報線、２０・・・無効化処理線、２１・
・・主記憶制御情報線、２２・・・無効化停止信号線、
２３・・・無効化アドレス作成停止信号線、２４・・・
無効化処理制御線、２５・・・縮退手段、２６・・・無
効化手段。
２７．２８・・・アドレスレジスタ、２９．３０・・・
有効表示レジスタ、３１・・・無効化処理有効レジスタ
。
３２・・・比較器、３３・・・ＡＮＤダート、３４・・
・ＮＡＮＤダート、３５・・・ＡＮＤデート、３６．３
７・・・アドレス情報線、３８・・・無効化処理有効情
報線、３９・・・比較情報線、４０・・・無効化情報線
、４１・・・有効情報線、４２・・・無効化アドレス情
報線、４３・・・有効情報線。
第１図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of an example of its partial details, and FIG. 3 is an explanatory diagram of its operation. Explanation of symbols: 1... Scalar processing means, 2... Vector processing means. 3...Request issuing means, 4...Main storage means, 5...
Buffer storage means, 6... Invalidation information holding means, 7-...
Invalidation processing means, 8... Control means, 9... Invalidation address creation means, 10... Scalar request information line, 11.
...Vector request information line, 12...Vector store information line, 13...Data line, 14...Data line, 15
...Control information line. 16... Invalidation processing information line, 17... Invalidation address line, 18... Invalidation address validity information line, 19...
・Invalidation end information line, 20... Invalidation processing line, 21・
...Main memory control information line, 22...Invalidation stop signal line,
23... Invalidation address creation stop signal line, 24...
Invalidation processing control line, 25...degeneration means, 26...invalidation means. 27.28...address register, 29.30...
Valid display register, 31... Invalidation processing valid register. 32...Comparator, 33...AND dart, 34...
・NAND dart, 35...AND date, 36.3
7... Address information line, 38... Invalidation processing valid information line, 39... Comparison information line, 40... Invalidation information line, 41... Valid information line, 42... Invalidation Address information line, 43... Valid information line. Figure 1
Claims (1)
要求を処理するベクトル処理手段と、前記スカラ処理手
段及びベクトル処理手段に対してスカラ要求及びベクト
ル要求を発行する要求発行手段と、前記スカラ処理手段
及び前記ベクトル処理手段との間でデータの授受を行な
う主記憶手段と、該主記憶手段と前記スカラ処理手段と
の間にあり前記主記憶手段にあるデータの一部の写しを
ブロック単位で記憶し該ブロックのブロックアドレスの
有効を表示する有効ビットを持つ緩衝記憶手段と、前記
要求発行手段からのベクトルストア要求に応答して前記
ベクトルストア要求と共に送られて来るベクトルストア
アドレス情報に基づき前記緩衝記憶手段に記憶されてい
る有効ビットを無効にする無効化処理の為の無効化アド
レスを作成する無効化アドレス作成手段と、前記要求発
行手段から順次発行されるベクトルストア要求に対応し
て前記無効化アドレス作成手段での無効化アドレス作成
に必要な情報を記憶し保持する無効化情報保持手段と、
前記無効化アドレス作成手段からの無効化アドレスを用
いて無効化処理を行なう無効化手段と、前記無効化処理
が実行中であることを表示する表示ビットと前記無効化
アドレス作成手段からの無効化アドレスを複数受付ける
レジスタに存在する複数の無効化アドレスの間で前記表
示ビットが無効化処理実行中を表示している場合に前記
無効化アドレスの一部を比較し一致を検出することによ
って無効化処理の処理回数を減らす縮退手段を備える無
効化処理手段とを含むことを特徴とする情報処理装置の
無効化処理方式。1. A scalar processing means for processing a scalar request, a vector processing means for processing a vector request, a request issuing means for issuing a scalar request and a vector request to the scalar processing means and the vector processing means, and the scalar processing means and a main memory means for exchanging data with the vector processing means, and a main memory means located between the main memory means and the scalar processing means and storing a copy of a part of the data in the main memory means in units of blocks. buffer storage means having a valid bit indicating the validity of the block address of the block; and buffer storage means having a valid bit indicating the validity of the block address of the block; invalidation address creation means for creating an invalidation address for invalidation processing to invalidate valid bits stored in the storage means; invalidation information holding means for storing and retaining information necessary for creating a invalidation address in the invalidation address creation means;
Invalidation means for performing an invalidation process using the invalidation address from the invalidation address generation means; a display bit for displaying that the invalidation process is being executed; and invalidation from the invalidation address generation means. When the display bit indicates that invalidation processing is being executed among multiple invalidation addresses existing in a register that accepts multiple addresses, invalidation is performed by comparing a part of the invalidation addresses and detecting a match. 1. An invalidation processing method for an information processing apparatus, comprising: invalidation processing means provided with degeneracy means for reducing the number of times of processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188626A JPH0664552B2 (en) | 1986-08-13 | 1986-08-13 | Information processing device invalidation processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188626A JPH0664552B2 (en) | 1986-08-13 | 1986-08-13 | Information processing device invalidation processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345654A true JPS6345654A (en) | 1988-02-26 |
| JPH0664552B2 JPH0664552B2 (en) | 1994-08-22 |
Family
ID=16226981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188626A Expired - Lifetime JPH0664552B2 (en) | 1986-08-13 | 1986-08-13 | Information processing device invalidation processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664552B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250173A (en) * | 1989-01-19 | 1990-10-05 | Koufu Nippon Denki Kk | Information processor |
| JP2003061790A (en) * | 2001-08-22 | 2003-03-04 | Maruhachi Mawata Co Ltd | Mattress |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724085A (en) * | 1980-07-16 | 1982-02-08 | Fujitsu Ltd | Information process system |
-
1986
- 1986-08-13 JP JP61188626A patent/JPH0664552B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724085A (en) * | 1980-07-16 | 1982-02-08 | Fujitsu Ltd | Information process system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250173A (en) * | 1989-01-19 | 1990-10-05 | Koufu Nippon Denki Kk | Information processor |
| JP2003061790A (en) * | 2001-08-22 | 2003-03-04 | Maruhachi Mawata Co Ltd | Mattress |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664552B2 (en) | 1994-08-22 |
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