JPS6343768B2 - - Google Patents

Description

【発明の詳細な説明】

〔概 要〕 並列ビツトデータの高速変換ビツトセレクト情
報及びワードセレクト情報並びにワードナンバー
を用いたデータ変換方法及びその回路に関し、 並列データビツトに対する圧縮、拡張、入換え
を高速に遂行することを目的とし、 並列ビツト被変換ワードの各ビツトをそのビツ
ト対応のビツトセレクト情報で選択し、その選択
されたビツトの各々をそのビツト対応のワードセ
レクト情報及びワードナンバーとの符合に応答し
て並列ビツト変換ワードのうちの所定の各ビツト
として出力するように構成し、又ビツトセレクト
レジスタにセツトされたビツトセレクト情報対応
の並列ビツト被変換ワードのビツトをビツトセレ
クトゲートで選択し、ワードセレクトレジスタに
セツトされたワードセレクト情報と入力されたワ
ードナンバーとの比較回路符合出力に応答して前
記選択されたビツトをゲート回路を介して出力す
る変換モジユールを並列ビツト変換ワードのビツ
ト数だけ設けて構成した。 〔産業上の利用分野〕 本発明はビツトセレクト情報及びワードセレク
ト情報並びにワードナンバーに応答して並列ビツ
トデータの圧縮、拡張、及び入換えを高速度で行
なうデータ変換方法及びその回路に関する。 〔従来の技術〕 従来、プリント基板、大規模集積回路の入出力
関係の検査のためにこれら被試験体の入力に供給
されるデータビツトは被試験体の性質によつて入
力データビツトの圧縮、拡張、入換えを施行して
供給されていた。 〔発明が解決しようとする問題点〕 これらの処理は従来、専ら、電子計算機による
ソフトウエア処理で行なわれている。このような
処理では入力データ量が多くなればなるほどその
ために要する時間が長くかかり、この種検査作業
の迅速な処理上の障害となつて来ている。 本発明は、斯かる問題点に鑑みて創作されたも
ので、その目的は、並列データビツトに対する圧
縮、拡張、入換えをそのためのビツトセレクト情
報及びワードセレクト情報並びにワードナンバー
に応答して高速に遂行するデータ変換方法及びそ
の回路を提供することを目的とする。 〔問題点を解決するための手段〕 第１図は本発明の原理構成を示すための図であ
る。この図は、並列ビツト変換データのビツト数
だけ設けられる変換モジユールの１つを示す。こ
の変換モジユールはビツトセレクトゲート６、ビ
ツトセレクトレジスタ９、ワードセレクトレジス
タ１０、比較回路１１及びゲート回路１２を有し
て構成される。ビツトセレクトゲート６は並列ビ
ツト被変換ワードのうちの所定のビツトをビツト
セレクトゲート６を介して出力せしめるビツトセ
レクト情報をセツトするためのものであり、ワー
ドセレクトレジスタ１０はワードセレクト情報を
セツトし、それを比較回路１１へ与えるためのも
のである。比較回路１１においてワードセレクト
情報とそこに与えられるワードナンバーとの間に
符合があるか否かを調べ、それがあるときその旨
の出力をゲート回路１２に与えて、ビツトセレク
トゲート６からのビツトを前記並列ビツト変換デ
ータのうちのモジユール対応の変換出力ビツトと
して各変換モジユールから出力し、符合がないと
きモジユール対応の変換出力ビツトとしてはダミ
ービツトを各変換モジユールから出力するように
して本発明は構成されている。 〔作 用〕 順次に入力される並列ビツト被変換ワードが各
変換モジユールのビツトセレクトゲート６に入力
されるのに先立つて、入力される並列ビツト被変
換ワードのうちの各ビツトを変換出力ビツトとし
て出力する変換モジユールのビツトセレクトレジ
スタ９に対応ビツトを選択するビツトセレクト情
報がセツトされると共に、前記入力される並列ビ
ツト被変換ワードのワードセレクト情報がワード
セレクトレジスタ１０にセツトされる。 ビツトセレクトゲート６において選択されたビ
ツトは、ワードセレクトレジスタ１０にセツトさ
れたワードセレクト情報が比較回路１１へ与えら
れるワードナンバーとの符合があることを条件に
ゲート回路１２から出力される。 従つて、入力された並列ビツト被変換ワードの
各ビツトは前記符合を条件にビツトセレクト情報
がセツトされた変換モジユールから出力され、前
記符合もなくビツトセレクト情報がセツトされな
かつた変換モジユールからはダミービツトが出力
される。つまり、入力された並列ビツト被変換ワ
ードは並列ビツト変換データに変換、即ち拡張さ
れる。 〔実施例〕 第２図は本発明のデータ変換回路１における変
換関係を示し、データ変換回路１の左側には圧縮
された８ビツト並列のデータワード（並列ビツト
被変換ワード）がデータバスを経て受け取られ、
その右側には例えば、８データワードが100ビツ
トパラレルデータに変換され（拡張され）、レジ
スタ２にセツトされた状態を示している。レジス
タ２には入力された８データワード即ち64ビツト
の外に36ビツトのダミービツト（斜線部）が付加
されている。このレジスタの出力はその変換され
たパラレルデータ内に所定の通りに分配された64
ビツトが図示しない被試験体の所定の入力へ供給
されて試験に供される。又、被試験体から得られ
た100ビツトパラレルデータはレジスタ２にセツ
トされた後、データ変換回路１で順次圧縮され、
その圧縮された８データワードはデータバスを介
して送出される。 上述のような変換動作をするデータ変換回路１
は第３図に示すように100個の変換モジユール１
_１，１₂，…１₁₀₀を有し、これらのモジユールに上
述したデータバス３、ワードナンバーバス４、コ
ントロールバス５が並列に接続されると共に各モ
ジユール毎に１本の出力ビツト線O_i（ｉ＝１、２、
…、100）及び１本の入力ビツト線I_i（ｉ＝１、
２、…、100）が設けられている。これら100本の
出力ビツト線及び入力ビツト線は100ビツト位置
を有するレジスタ２の各ビツト位置に対応してい
る。 これら変換モジユールの各々は同一構成であ
り、その１つの回路を代表して第４図に示してあ
る。 第４図において、３はデータバスで、このバス
は第１のビツトセレクトゲート６の入力、第２の
ビツトセレクトゲート７の出力、リードゲート８
の出力、ビツトセレクトレジスタ９の入力、及び
ワードセレクトレジスタ１０の入力へ接続さされ
ている。ビツトセレクトレジスタ９の出力はビツ
トセレクトゲート６，７のゲート入力へ接続され
ている。但し、ビツトセレクトゲート７は後述す
るリードストローブ（RSTB）信号を受けてゲー
トが開くように構成されている。ビツトセレクト
レジスタ９の出力はリードゲート８の入力へ接続
され、該リードゲート８の入力へは又ワードセレ
クトレジスタ１０の出力が接続されている。 ワードセレクトレジスタ１０の出力は又比較回
路１１の一方の入力へ接続され、その他方の入力
へはワードナンバーバス４が接続されている。比
較回路１１の出力はアンドゲート１３の一方の入
力へ接続され、該アンドゲート１３の出力はレジ
スタ１４のクロツク入力へ接続されている。レジ
スタ１４のデータ入力はビツトセレクトゲート６
の出力が接続されている。レジスタ１４のデータ
出力がこの変換モジユールの出力となり、その出
力端子はD_OUTで示されている。この変換モジユー
ルを、例えば第３図の１₁とすると、出力端子
D_OUTは第３図のO₁となる。 また、この変換モジユールへの入力端子はD_IN
で示され、ビツトセレクトゲート７の入力へ接続
されている。この入力端子D_INも変換モジユール
を、例えば第３図１₁とすれば第３図のI₁となる。 そして、ビツトセレクトレジスタ９のセツト制
御入力はアンドゲート１５の出力へ接続されてお
り、該ゲートへはストローブ（STB）信号、拡
張変換（ライト）時にハイレベルにあり圧縮変換
（リード）時にはローレベルになるリードライト
（RW）信号、及びこの変換モジユールの各レジ
スタをセツトし、リードするモードにある間ハイ
レベルとなるモジユールセレクト１（MS１）信
号を受ける。 １６はアンドゲートであり、該ゲートへSTB
信号、RW信号、及び変換モジユールにデータを
取り込む間ハイレベルとなるモジユールセレクト
２（MS２）信号を受け、その出力は上述したア
ンドゲート１３の他方の入力へ接続されている。 １７はリードゲート制御用アンドゲートで、そ
の入力にSTB信号及びMS１信号を受け、その反
転入力へRW信号を受け、その出力はリードゲー
ト８のゲート制御入力へ接続されている。 １８は上述したRSTB信号を発生するアンドゲ
ートで、その入力にSTB信号、MS２信号及び比
較回路１１の出力信号を受け、その反転入力に
RW信号を受ける。 このように構成される変換モジユールはパラレ
ルデータのビツト数例えば上述の例では100個設
けられる。 これらの変換モジユールから構成される本発明
のデータ変換回路１の動作を以下に説明する。 先ず、圧縮された形式でデータバス３を経て送
られて来るシリアルデータ例えば８ビツトパラレ
ルデータの８個を100ビツトパラレルデータに変
換する過程を説明する。 データバス３を経て順次に送られて来るビツト
セレクト情報及びワードセレクト情報が各変換モ
ジユール１₁，１₂，…１₁₀₀のアンドゲート１５の
出力によつてそれぞれの変換モジユールのビツト
セレクトレジスタ９及びワードセレクトレジスタ
１０にセツトされる。 このようにレジスタ９及び１０にセツトされた
ビツトセレクト情報及びワードセレクト情報に従
つて各変換モジユール１₁，１₂，…１₁₀₀から、所
定ワードの所定ビツトが出力される。即ち、第２
図に示すように、レジスタ２の第１位置には第１
番目の変換モジユール１₁から出力された第１番
目のワードの第３番目のビツトがセツトされる。
これを第４図の変換モジユールにおいて説明すれ
ば、データバス３から送られて来たビツトセレク
ト情報即ちワードの第３番目のビツトを選択する
ビツトセレクト情報がビツトセレクトレジスタ９
にアンドゲート１５の出力によつてセツトされ
る。これと同時に、ワードセレクトレジスタ１０
にワードセレクト情報即ち第１番目のワードであ
ることを示すワードセレクト情報がセツトされ
る。また、データバス３を経て送られて来たワー
ドがパラレルワードに変換されるべきワード群の
内の第何番目のワードであるかを示すワードナン
バーがワードナンバーバス４を経て送られて来
る。 従つて、ビツトセレクトレジスタ９からビツト
セレクトゲート６に送られるゲート信号によつ
て、ゲート６の入力に送られて来ているワードの
第３番目のビツトがビツトセレクトゲート６から
出力される。又、この時刻にワードセレクトレジ
スタ１０のワードセレクト情報とワードナンバー
バス４上のワードナンバーとの一致を示す比較回
路１１からの信号が発生され、この信号は又この
時刻にアンドゲート１６から出力される信号を受
けるアンドゲート１３を通過され、そしてレジス
タ１４のクロツク入力へ供給されてビツトセレク
トゲート６から出力され、レジスタ１４のデータ
入力へ供給される上述のビツト信号をレジスタ１
４にセツトする。このセツトにより、この変換モ
ジユール１₁から第１番目のデータワードの第３
番目のビツトが出力され、変換されたパラレルデ
ータを置くレジスタ２の第１ビツト位に供給され
そこにセツトされる。 上述のような動作が第１番目のデータワードの
各ビツトについて同時に生ぜしめられる。第２図
のレジスタ２にセツトされるビツト配列例では、
第１番目のデータワードの第４番目のビツト
〔４〕は第２番目の変換モジユール１₂から出力さ
れ、その第１番目のビツト〔１〕は第８番目の変
換モジユール１₈から出力され、その第２番目の
ビツト〔２〕は第10番目の変換モジユール１₁₀か
ら出力され、その第８番目のビツト〔８〕は第13
番目の変換モジユール２₁₃から出力され、残りの
各ビツトは上述した変換モジユールよりも降番目
の、上述と同様にしてそのビツトを出力したい変
換モジユールのビツトセレクトレジスタに該ビツ
トのためのビツトセレクト情報がセツトされたそ
の変換モジユールの各々から同様に出力され（例
えば、第３番目のビツト〔３〕は第１番目の変換
モジユール１₁から出力され）、各変換モジユール
番号添字対応のレジスタ２のビツト位置にセツト
されてこの第１番目のデータワードについての拡
張変換動作が終了される。 このような動作は第２番目以降のデータワード
毎にそれぞれのデータワードの並列ビツトについ
て同時に生ぜしめられる。例えば、第２番目のデ
ータワードの第１番目のビツト

〔９〕は変換モジ
ユール１₄から出力され、レジスタ２の第４番目
のビツト位置にセツトされ、第５番目のデータワ
ードの第６番目のビツト〔38〕は変換モジユール
１₇から出力され、レジスタ２の第７番目のビツ
ト位置にセツトされる。 このような変換動作に供されなかつた変換モジ
ユール例えば第３番目、第６番目、第９番目等に
おける出力はリセツトされた状態若しくは先行す
る動作でセツトされたビツト状態の出力即ちダミ
ービツトをレジスタ２の対応するビツト位置にセ
ツトする。 このように各データワードはその各ビツトの逐
次的な処理でなく、ワードの並列ビツトを同時的
に僅かな時間遅れを伴うのみで変換されたパラレ
ルデータに変換される。従つて、シリアルなデー
タのパラレルデータへの変換は高速度で行なうこ
とができる。 上述の如くしてレジスタ２に生成されたパラレ
ルデータは例えば、プリント基板、大規模集積回
路（LSI）のテストデータとして用いられる。 また、上述のようなパラレルデータ例えば被試
験体（プリント基板、LSI等）からの出力データ
を圧縮した形式のデータワードへの変換は次のよ
うにして行なわれる。 パラレルデータの各ビツトと１対１の対応関係
で設けられている変換モジユールの入力端子
（D_IN）の各々に対応するビツトが入力される。こ
の入力れたビツトは予めビツトセレクトレジスタ
９及びワードセレクトレジスタ１０にセツトされ
たビツトセレクト情報及びワードセレクト情報に
従つて、所定ワードの所定ビツトに組み込まれて
データバス３を経て送り出される。この変換動作
は上述した拡張変換の逆変換つまり圧縮変換動作
であるが、これを簡潔に説明すると次の通りであ
る。 ビツトセレクトレジスタ９にビツトセレクト情
報が、又ワードセレクトレジスタ１０にワードセ
レクト情報が予めセツトされる。このワードセレ
クト情報とワードナンバーバス４を経て送られて
来るワードナンバーとが一致すると比較回路１１
から出力信号が発生する。そして、この出力信号
は圧縮変換（リード）モードにおいて能動化され
るアンドゲート１８の入力に供給されて該ゲート
からRSTB信号をビツトセレクトレジスタ９のビ
ツトセレクト情報と一緒にビツトセレクトゲート
７へ供給して入力端子（D_IN）からのビツト信号
をビツトセレクト情報によつて指定される、その
ワードのビツト位置即ちデータバスの対応するビ
ツト線上に送出する。上記ワードの他ビツトにつ
いても上述したような動作が同時並行的に遂行さ
れる。 例えば、上述の如くしてレジスタ２に生成され
たパラレルデータ（テストデータ）に対するパラ
レル出力データの各ビツトを、テストデータのビ
ツトと１：１の構成で被試験体から出力されレジ
スタ２にセツトされたものとした場合において、
レジスタ２のダミービツト（冗長ビツト）を除い
てデータバス３を介して電子計算機等へ渡すリー
ド処理（圧縮変換処理）もデータ変換回路１にお
いて行なわれるが、そのパラレル出力信号データ
のうちの１つのビツト、例えばレジスタ２のビツ
ト位置１についての変換例を示せば次のようにな
る。 変換モジユール１₁のビツトセレクトレジスタ
９に、第１番目のデータワードの第３番目のビツ
トに前記ビツト位置１を出力させるビツトセレク
ト情報をセツトし、ワードセレクトレジスタ１０
に第１番目のワードセレクト情報をセツトする。
このワードセレクト情報は、ワードナンバーバス
４を経て送られて来たワードナンバーと比較回路
１１において比較され、その一致がアンドゲート
１８からRSTB信号を発生させる。このRSTB信
号とビツトセレクトレジスタ９にセツトされたビ
ツトセレクト情報とがビツトセレクトゲート７へ
供給されると、レジスタ２のビツト位置１のビツ
トをデータバス３の第３番目のビツト線に出力す
る。 この変換モジユール１₁において生ぜしめられ
る動作と同様の動作が、レジスタ２のうちのビツ
トを第１番目のワードデータのうちの所定のビツ
トとして出力させるための該レジスタ２のうちの
ビツト対応の変換モジユールの各々で同時に生ぜ
しめられ、電子計算機等に第１番目のデータワー
ドとして読み込まれる。 第２番目のワードとして出力したいレジスタ２
のうちの各ビツトについても、全く同様である
が、その動作は前記読込み後に生ぜしめられる。 このように変換処理を、例示の如くパラレルテ
ストデータの各ビツトに対するパラレル出力デー
タのうちの有効ビツトを１：１としない場合であ
つても行なうことができるということは、上述の
ところから自ら明らかであろう。 従つて、この変換処理（圧縮変換）において
も、拡張変換と同様の変換高速性が得られる。 このように、本発明のデータ変換回路はシリア
ルなデータワードから拡張されたパラレルデータ
への変換も又この変換に用いられた変換要素の主
要部を用いてその逆変換も行ない得る。 また、上述のビツトセレクトレジスタ９のビツ
トセレクト情報を予め適宜変更することにより、
ビツトの入換えも自由に遂行し得る。 尚、リードゲート８はアンドゲート１７の出力
信号によりゲートされるものであり、ビツトセレ
クトレジスタ９及びワードセレクトレジスタ１０
の内容をデータバス３を経て電子計算機等へ送り
戻してその確認等に供される。 上記実施例回路においては、双方向変換を行な
える場合について説明したが、いずれか一方の変
換回路に構成してもよい。 〔発明の効果〕 以上の説明から明らかなように、本発明によれ
ば、シリアルビツトの操作でなくパラレルビツト
を同時に処理するので、変換速度が大幅に向上す
る。又、その変換においてビツトの入換えも自由
に行なえる。このような高速変換は双方向に遂行
し得るし、その双方向変換において構成要素の共
用化を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理構成を示すための図、第
２図は本発明回路による変換状態を示す図、第３
図は本発明回路への各バスの各変換モジユールへ
の接続並びに各変換モジユールの出力端子及び入
力端子を示す図、第４図は変換モジユールの詳細
図である。 第１図乃至第４図において、１はデータ変換回
路、１₁，１₂，…１_oは変換モジユール、３はデ
ータバス、４はワードナンバーバス、６，７はビ
ツトセレクトゲート、９はビツトセレクトレジス
タ、１０はワードセレクトレジスタ、１１は比較
回路、１２はゲート回路、１３，１５，１６，１
８はアンドゲート、１４はレジスタである。

Claims (1)

1. 【特許請求の範囲】 １ 並列ビツト被変換ワードの各ビツト並びにそ
   のビツト対応のビツトセレクト情報、ワードセレ
   クト情報及びワードナンバーを受け取り、一旦保
   持し、 前記並列ビツト被変換ワードの各ビツトをその
   ビツト対応の前記保持されているビツトセレクト
   情報で選択し、 当該選択されたビツトの各々をそのビツト対応
   の前記保持されているワードセレクト情報とワー
   ドナンバーとの符合に応答して並列ビツト変換ワ
   ードの各符合対応ビツトとして出力することを特
   徴とするデータ変換方法。 ２ ビツトセレクトゲート６、ビツトセレクトレ
   ジスタ９、ワードセレクトレジスタ１０、比較回
   路１１及びゲート回路１４を有する変換モジユー
   ルを並列ビツト変換データのビツト数だけ設け、
   前記変換モジユールにビツトセレクト情報及びワ
   ードセレクト情報をそれぞれ前記ビツトセレクト
   レジスタ９及びワードセレクトレジスタ１０にセ
   ツトし、前記ビツトセレクトゲートへ入力された
   並列ビツト被変換ワードの内の所定のビツトを前
   記ビツトセレクト情報に応答する前記ビツトセレ
   クトゲート６で選択し、前記比較回路１１に入力
   されたワードナンバーと前記ワードセレクト情報
   との間の符合に応答するゲート回路１４から前記
   選択されたビツトを前記並列ビツト変換ワードの
   うちの当該変換モジユール対応ビツトとして出力
   させ、前記ワードナンバーと前記ワードセレクト
   情報との間の非符合に応答するゲート回路１４か
   らはダミービツトを出力することを特徴とするデ
   ータ変換回路。 ３ 上記ビツトセレクト情報、ワードセレクト情
   報及び並列ビツト被変換ワードは同一データバス
   を介して入力されることを特徴とする特許請求の
   範囲第２項記載のデータ変換回路。