JPS6341077A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6341077A JPS6341077A JP18486086A JP18486086A JPS6341077A JP S6341077 A JPS6341077 A JP S6341077A JP 18486086 A JP18486086 A JP 18486086A JP 18486086 A JP18486086 A JP 18486086A JP S6341077 A JPS6341077 A JP S6341077A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、薄膜トランジスタの製造方法に関し、特に動
作速度が速（ドレイン電流の大きな薄膜トランジスタの
製造方法に関する。
作速度が速（ドレイン電流の大きな薄膜トランジスタの
製造方法に関する。
［従来の技術］
現在、薄膜トランジスタに於いて改良を要求されている
点は動作速度の高速化とドレイン電流の増大化である。
点は動作速度の高速化とドレイン電流の増大化である。
これ等を改良するためには、ソース電極とドレイン電極
の間隔、いわゆるチャンネル長を小さくすることが必要
である。チャンネル長を小さくするには、最後にフォト
エツチングにより作成するゲート電極の位置を決めるフ
ォトマスクの位置をソース電極およびドレイン電極との
関係で正確に決める必要があＤ．従来技術では限界があ
った。
の間隔、いわゆるチャンネル長を小さくすることが必要
である。チャンネル長を小さくするには、最後にフォト
エツチングにより作成するゲート電極の位置を決めるフ
ォトマスクの位置をソース電極およびドレイン電極との
関係で正確に決める必要があＤ．従来技術では限界があ
った。
第２図に従来技術の一例を示した。１はガラスノ：（板
等透明絶縁基板、２および３は不透明なソース及びドレ
イン電極、４はアモルファスシリコン層、５はゲート絶
縁膜、７はゲート電極用導７ｉ膜、６はホトレジスト膜
である。次にこの工程を述へる。
等透明絶縁基板、２および３は不透明なソース及びドレ
イン電極、４はアモルファスシリコン層、５はゲート絶
縁膜、７はゲート電極用導７ｉ膜、６はホトレジスト膜
である。次にこの工程を述へる。
ガラス基板等の透明絶縁膜１の上に不透明なソース２及
びドレイン３の電極を作成しくａ）、次いでアモルファ
スシリコン膜４、ゲート絶縁Ｍ５を作成しくｂ）、更に
ゲート電極用の導電膜を作成する（Ｃ）。この後にホト
レジスト膜６を塗布しくｄ）、ホトエツチングによって
ゲート電極７を作成する（ｅ）。ゲート電極７は本来ソ
ース、ドレイン電極の中心線ＡＡ’に対して対称になる
のが理想であるが、現実には第２図（ｅ）の様にずれが
生じＡＡ’に対して対称とならない。時によってはゲー
ト電極とソースあるいはドレイン電極との間に空きが生
じることもある。更に、ゲート電極とソースあるいは及
びドレイン電極との重なり部に容量を生じていた。
びドレイン３の電極を作成しくａ）、次いでアモルファ
スシリコン膜４、ゲート絶縁Ｍ５を作成しくｂ）、更に
ゲート電極用の導電膜を作成する（Ｃ）。この後にホト
レジスト膜６を塗布しくｄ）、ホトエツチングによって
ゲート電極７を作成する（ｅ）。ゲート電極７は本来ソ
ース、ドレイン電極の中心線ＡＡ’に対して対称になる
のが理想であるが、現実には第２図（ｅ）の様にずれが
生じＡＡ’に対して対称とならない。時によってはゲー
ト電極とソースあるいはドレイン電極との間に空きが生
じることもある。更に、ゲート電極とソースあるいは及
びドレイン電極との重なり部に容量を生じていた。
［発明が解決しようとする問題点コ
従って、従来の技術ではゲート長の短小化に限界があＤ
．ドレイン電流の改良に対する限界、及び電極組なりｆ
ｆｉ＜の容量による動作速度の低下という重大な問題点
があった。
．ドレイン電流の改良に対する限界、及び電極組なりｆ
ｆｉ＜の容量による動作速度の低下という重大な問題点
があった。
口問題点を解決するための手段］
上記従来の問題点を解決するために、本発明はＡ、透明
絶縁基板上に不透明のドレイン電極及び不透明のソース
電極を形成する工程、Ｂ、半導体層、ゲート絶縁層およ
びポジ型感光性樹脂層を順次ドレイン電極、ソース電極
および両電極間に積層する工程、 Ｃ０露出光を透明絶縁基板を通し、ドレイン電極および
ソース電極をマスクとして感光性樹脂層に照射して、ド
レイン電極およびソース電極間上部の感光性樹脂層を露
光させる工程、 Ｄ、該感光性樹脂層を現像してドレイン電極とソース電
極間の上部のゲート絶縁層を露出させる工程、 Ｅ、該露出されたゲート絶縁層および感光性樹脂層上に
ゲート電極用導電膜を作成する工程、Ｆ、該感光性樹脂
層および該感光性樹脂層上に？ｆＬ覆されたゲート電極
用導電膜を除去する工程、の各工程を用いて薄膜トラン
ジスタを製造している。
絶縁基板上に不透明のドレイン電極及び不透明のソース
電極を形成する工程、Ｂ、半導体層、ゲート絶縁層およ
びポジ型感光性樹脂層を順次ドレイン電極、ソース電極
および両電極間に積層する工程、 Ｃ０露出光を透明絶縁基板を通し、ドレイン電極および
ソース電極をマスクとして感光性樹脂層に照射して、ド
レイン電極およびソース電極間上部の感光性樹脂層を露
光させる工程、 Ｄ、該感光性樹脂層を現像してドレイン電極とソース電
極間の上部のゲート絶縁層を露出させる工程、 Ｅ、該露出されたゲート絶縁層および感光性樹脂層上に
ゲート電極用導電膜を作成する工程、Ｆ、該感光性樹脂
層および該感光性樹脂層上に？ｆＬ覆されたゲート電極
用導電膜を除去する工程、の各工程を用いて薄膜トラン
ジスタを製造している。
上記透明絶縁基板としては感光性樹脂の露出光を透過す
る有機板、無機板等任意の基板が使用できる。内でも生
産性の良好なガラス基板が好ましい。
る有機板、無機板等任意の基板が使用できる。内でも生
産性の良好なガラス基板が好ましい。
ドレイン電極およびソース電極の材質および厚さ、半導
体層の材質および厚さおよびゲート絶縁層の材質および
厚さは、各材質の電気的性質および光学的性質およびポ
ジ型感光性樹脂層の感度等に基づいて決めることが好ま
しい。
体層の材質および厚さおよびゲート絶縁層の材質および
厚さは、各材質の電気的性質および光学的性質およびポ
ジ型感光性樹脂層の感度等に基づいて決めることが好ま
しい。
上記ゲート電極用導電膜は、感光性樹脂層および感光性
樹脂層上に被覆されたゲート電極用導電膜部分を除去す
ることによＤ．ゲート電極とすることができる。
樹脂層上に被覆されたゲート電極用導電膜部分を除去す
ることによＤ．ゲート電極とすることができる。
該感光性樹脂および該感光性樹脂層上に被覆されたゲー
ト電極用導電膜部分は、溶剤に浸漬したＤ．焼成を行な
ったりすることにより除去（リフトオフ）される。
ト電極用導電膜部分は、溶剤に浸漬したＤ．焼成を行な
ったりすることにより除去（リフトオフ）される。
［作 用コ
本発明は、ガラス基板上に作成した薄膜シ＋７コン半導
体等の透明基板上の薄膜トランジスタにおいては、透明
基板および半導体薄膜を通して感光性樹脂の露光が可能
であることに鑑みなされたものであＤ．ドレイン電極お
よびソース電極自体をマスクとして使用しているために
理想的位置に正確にゲート電極を作成することができる
。
体等の透明基板上の薄膜トランジスタにおいては、透明
基板および半導体薄膜を通して感光性樹脂の露光が可能
であることに鑑みなされたものであＤ．ドレイン電極お
よびソース電極自体をマスクとして使用しているために
理想的位置に正確にゲート電極を作成することができる
。
［実 施 例コ
本発明の薄膜トランジスタの製造方法を第１図に基づき
以下に説明する。
以下に説明する。
第１図に示すようにガラスなどの透明絶縁基板１上に、
ニクロム、クロム、モリブデン、タングステンなどの不
透明金属層を１００〜２００ ｎｍ蒸着あるいはスパッ
タリング等により形成し、更にフォトエツチングにより
ドレイン電極３及びソース電極２を形成する。
ニクロム、クロム、モリブデン、タングステンなどの不
透明金属層を１００〜２００ ｎｍ蒸着あるいはスパッ
タリング等により形成し、更にフォトエツチングにより
ドレイン電極３及びソース電極２を形成する。
これらドレイン電極３及びソース電極２を含み透明基板
１上にアモルファスシリコン、多結晶シリコンなどの半
導体７９７７層４を例えば２００ｎｍの厚さて、プラズ
マＣＶＤ（化学的気層成長）法、減圧ＣＶ Ｄ法等で形
成し、次いで半導体シリコン層４の上部にゲート絶縁膜
５を形成する。ゲート絶縁膜５は例えば窒化シリコン（
Ｓｉ３Ｎ４）又は二酸化シリコン（Ｓ ｉ０２ ）の２
００ｎｍ程度の膜厚の層からなＤ．プラズマＣＶＤ法に
より形成できる。この状態は第１図（ａ）である。更に
ポジ型ホトレジスト６をゲート絶縁膜５上に惨布形成す
る。この状−態で第１図（ｂ）のように透明絶縁基板下
方より光照射をし、ドレイン電極３およびソース電極２
間上部のポジ型ホトレジスト６を露光し、次いで現像し
照射部を除去する。このように作成されたゲート絶縁膜
露出部と残っているホトレジスト上部にゲート電極溶導
電膜７を蒸着又はスパッタ等によって形成する。この状
態を第１図（ｄ）に記した。次いでレジスト及びレノス
ト上の導電膜をリフトオフ法で除去し、ゲート絶縁膜露
出部分の導電膜のみを残し、ゲート電極とする。
１上にアモルファスシリコン、多結晶シリコンなどの半
導体７９７７層４を例えば２００ｎｍの厚さて、プラズ
マＣＶＤ（化学的気層成長）法、減圧ＣＶ Ｄ法等で形
成し、次いで半導体シリコン層４の上部にゲート絶縁膜
５を形成する。ゲート絶縁膜５は例えば窒化シリコン（
Ｓｉ３Ｎ４）又は二酸化シリコン（Ｓ ｉ０２ ）の２
００ｎｍ程度の膜厚の層からなＤ．プラズマＣＶＤ法に
より形成できる。この状態は第１図（ａ）である。更に
ポジ型ホトレジスト６をゲート絶縁膜５上に惨布形成す
る。この状−態で第１図（ｂ）のように透明絶縁基板下
方より光照射をし、ドレイン電極３およびソース電極２
間上部のポジ型ホトレジスト６を露光し、次いで現像し
照射部を除去する。このように作成されたゲート絶縁膜
露出部と残っているホトレジスト上部にゲート電極溶導
電膜７を蒸着又はスパッタ等によって形成する。この状
態を第１図（ｄ）に記した。次いでレジスト及びレノス
ト上の導電膜をリフトオフ法で除去し、ゲート絶縁膜露
出部分の導電膜のみを残し、ゲート電極とする。
本実施例によればドレイン電極およびソース電極の位置
に基づいてゲート電極を作成しているために、ソース、
ドレイン電極に対してゲート電極を理想的な位置に形成
することができ、またゲート電極と他の電極との重なり
を無（すことかできる。また基本的なデバイスのサイズ
を決めるゲート長は工程の初期のソース、ドレイン電極
の１回たけのホトリソグラフィ工程で決定されるために
微細加工が可能である。
に基づいてゲート電極を作成しているために、ソース、
ドレイン電極に対してゲート電極を理想的な位置に形成
することができ、またゲート電極と他の電極との重なり
を無（すことかできる。また基本的なデバイスのサイズ
を決めるゲート長は工程の初期のソース、ドレイン電極
の１回たけのホトリソグラフィ工程で決定されるために
微細加工が可能である。
したがって、ゲート長の短い、電極型なりによる容量の
少いいわゆる高速動作、高ドレイン電流の薄膜トランジ
スタを作成できる。
少いいわゆる高速動作、高ドレイン電流の薄膜トランジ
スタを作成できる。
上記実施例において半導体層はンリコン層としたが本発
明はシリコン半導体に限らず他の半導体に対しても適用
できる。
明はシリコン半導体に限らず他の半導体に対しても適用
できる。
口発明の効果］
本発明によれば、従来不可能であった薄膜トランジスタ
の高速動作化及び高ドレイン電流化を実現できる。
の高速動作化及び高ドレイン電流化を実現できる。
第１図は本発明の製造方法の製造過程を示す薄膜トラン
ジスタの断面図、第２図は従来の製造方法の製造過程を
示す薄膜トランジスタの断面図である。 ｌ ｃ２：ｉ暖−；“・□ 第１図
ジスタの断面図、第２図は従来の製造方法の製造過程を
示す薄膜トランジスタの断面図である。 ｌ ｃ２：ｉ暖−；“・□ 第１図
Claims (1)
- （１）Ａ．透明絶縁基板上に不透明のドレイン電極およ
び不透明のソース電極を形成する工程 Ｂ．半導体層およびゲート絶縁層およびポジ型感光性樹
脂層を順次ドレイン電極およびソース電極および両電極
間の透明絶縁基板上に積層する工程 Ｃ．露出光を、透明絶縁基板を通しドレイン電極および
ソース電極をマスクとして該感光性樹脂層に照射して、
ドレイン電極およびソース電極間上部の感光性樹脂層を
露光させる工程 Ｄ．該感光性樹脂層を現像してドレイン電極とソース電
極間の上部のゲート絶縁層を露出させる工程 Ｅ．該露出させたゲート絶縁層および感光性樹脂層上に
ゲート電極用導電膜を作成する工程Ｆ．該感光性樹脂層
および該感光性樹脂層上に被覆されたゲート電極用導電
膜を除去する工程を含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18486086A JPS6341077A (ja) | 1986-08-06 | 1986-08-06 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18486086A JPS6341077A (ja) | 1986-08-06 | 1986-08-06 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341077A true JPS6341077A (ja) | 1988-02-22 |
Family
ID=16160571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18486086A Pending JPS6341077A (ja) | 1986-08-06 | 1986-08-06 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006096904A1 (en) * | 2005-03-16 | 2006-09-21 | Newsouth Innovations Pty Limited | Photolithography method for contacting thin-film semiconductor structures |
| KR100793105B1 (ko) | 2006-12-07 | 2008-01-10 | 엘지전자 주식회사 | 박막트랜지스터 및 박막트랜지스터를 포함한평판표시소자와 그 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142566A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 絶縁ゲ−ト薄膜トランジスタ及びその製造方法 |
| JPS6197865A (ja) * | 1984-10-18 | 1986-05-16 | Victor Co Of Japan Ltd | 薄膜トランジスタの製作法 |
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
-
1986
- 1986-08-06 JP JP18486086A patent/JPS6341077A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142566A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 絶縁ゲ−ト薄膜トランジスタ及びその製造方法 |
| JPS6197865A (ja) * | 1984-10-18 | 1986-05-16 | Victor Co Of Japan Ltd | 薄膜トランジスタの製作法 |
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006096904A1 (en) * | 2005-03-16 | 2006-09-21 | Newsouth Innovations Pty Limited | Photolithography method for contacting thin-film semiconductor structures |
| KR100793105B1 (ko) | 2006-12-07 | 2008-01-10 | 엘지전자 주식회사 | 박막트랜지스터 및 박막트랜지스터를 포함한평판표시소자와 그 제조방법 |
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