JPH03154352A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば液晶テレビの液晶表示装置等にスイッ
チング素子として使用される薄膜トランジスタの製造方
法に係り、特には半導体層のチャネル領域に与えるダメ
ージを低減するだめのブロッキング層を備えた薄膜トラ
ンジスタの製造方法に関する。

〔従来の技術］ 上記ブロッキング層を存する従来の薄膜トランジスタの
製造方法を、第２図に基づき以下に説明する。

まず、第２図（ａ）に示すように、ガラス等でできた絶
縁性の基板１上の全面にクロム膜を堆積させ、これをバ
ターニングすることによりゲート電極２を形成する。続
いて、第２図（ｂ）に示すように、ゲート電極２上を含
む基板１上の全面に、シリコン窒化膜からなるゲート絶
縁Ｎ３、ａ−５ｉ　（アモルファスシリコン）からなる
ａ−５ｉ半導体層４、及びシリコン窒化膜からなる絶縁
層５を連続して堆積させる。

次に、第２図（Ｃ）に示すように、フォトリソグラフィ
法を用いて上記絶縁Ｎ５をパターニングすることにより
、ａ−５３半導体層４のチャネル領域を覆う部分にブロ
ッキング層６として残置させる。

その後、第２図（ｄ）に示すように、ａ−５ｔ中にリン
等のｎ型不純物を高濃度に導入してなるコンタクト用の
ｎ”　−ａ−５ｉ半導体層７と、ソース及びドレイン電
極用のクロム膜とを連続して堆積させ、これらを−括し
てパターニングすることにより、ブロッキング層６上か
らａ−５ｔ半導体Ｎ４上へかけてソース及びドレイン電
極８．９を形成する。

以上の工程により、ａ−５ｔ半導体層４のチャネル領域
上にブロッキング層６を有する薄膜トランジスタが得ら
れる。

〔発明が解決しようとする課題〕

上記従来の製造方法において、プロキングＮ６をパター
ン形成するには、通常のフォトマスクを用いて行うフォ
トリングラフィ法を利用している。

ところが、このフォトリソグラフィ法におけるアライメ
ント精度は２〜３μｍであるため、ブロッキング層６を
ゲート電極２上からはみ出すことなく形成するには、第
２図（ｄ）に明らかなようにブロッキング層６の幅をゲ
ート電極２よりも２〜３μｍ狭くなるように形成する必
要がある。

すると、ソース及びドレイン電極８．９とゲート電極２
とが２〜３μｍずつ互いに重なり合う領域Ａ、Ｂが生じ
、この重なり領域Ａ、Ｂの存在により、ゲート−ソース
間の寄生容量とゲート−ドレイン間の寄生容量が増加す
る原因になる。この寄生容量を一般的に等価回路で示す
と第３図のようになる。同図において、ＣＧＤがゲート
ＧとドレインＤ間の寄生容量を示し、ＣａＳがゲートＧ
とソースＳ間の寄生容量を示している。

このように寄生容量ｃａｎ及びＣＳＳが増加すると、ト
ランジスタのオンからオフへ、又はオフからオンへ変化
する時間が長くなり、すなわちスイッチングスピードが
低下してしまうという問題が生じる。

本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、寄生容量ＣＧＩ、、ＣＧＳを低減させ
てスイッチングスピードを向上させることのできる薄膜
トランジスタの製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタの製造方法は、透明な絶縁性
基板上にゲート電極をパターン形成する工程と、該ゲー
ト電極上を含む前記基板上にゲート絶縁層、半導体層及
び絶縁層を順次堆積させる工程と、前記絶縁層上にポジ
タイプのフォトレジストを堆積させる工程と、前記基板
の裏面側から、前記ゲート電極をマスクとして前記フォ
トレジストを露光した後、該フォトレジストを現像する
工程と、該現像によって残ったフォトレジストをマスク
として前記絶縁層にエツチングを施すことにより、該絶
縁層を前記ゲート電極と対向する箇所にのみブロッキン
グ層として残置させる工程と、該ブロッキング層上から
前記半導体層上へかけてソース及びドレイン電極をパタ
ーン形成する工程とを備えたことを特徴とするものであ
る。

（作　　用〕 本発明では、ゲートパターンをフォトマスクとしてブロ
ッキング層を形成するので、ゲート電極と対向する箇所
に、ゲート電極と同一パターンのブロッキング層が得ら
れることになる。よって、ソース及びドレイン電極とゲ
ート電極との重なり部分がほとんどなくなるので、寄生
容量ＣＧＤＳＣＧＳが大幅に小さくなり、従ってトラン
ジスタのスイッチングスピードの著しい向上が可能にな
る。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら説
明する。

第１図（ａ）〜（ｆ）は、本発明の一実施例を示す製造
工程図である。

まず、第１図（ａ）に示すように、ガラス等でできた透
明な絶縁性基板ｌｌ上の全面に、遮光性の高いクロム膜
をスパッタリング法等により厚さ１０００人程度度板積
させ、これをフォトリソグラフィ法によりバターニング
することにより、所定パターンのゲート電極１２を形成
する。

次に、第１図（′ｂ）に示すように、ゲート電極１２上
を含む基板ｌｌ上の全面に、プラズマＣＶＤ法等により
、シリコン窒化膜からなるゲート絶縁層１３、ａ−５３
（アモルファスシリコン）からなるａＳｉ半導体層１４
、及びシリコン窒化膜からなる絶縁［５を膜厚がそれぞ
れ３０００人、５００人、３０００人程度度板るように
連続して堆積させる。

その後、第１図（Ｃ）に示すように、絶縁層１５上の全
面に、スピンコード法等によりポジタイプのフォトレジ
スト１６を塗布し、続いて基板１１の裏面側から基板１
１、ゲート絶縁層１３、ａ−５ｉ半導体Ｊｉ１４及び絶
縁層１５を介してフォトレジスト１６を露光する。この
際、不透明なゲート電極１２がフォトマスクとして作用
するので、フォトレジスト１６のうちゲート電極１２と
対向する部分だけが露光されない。そこで次に、フォト
レジスト１６を現像することにより、第１図（ｄ）に示
すように、フォトレジスト１６のうちの露光部分を除去
して、絶縁層１５上には非露光部分１６ａのみを残置さ
せる。この残置されたフォトレジスト１６ａは、ゲート
電極１２と対向する箇所に、ゲート電極１２と同一パタ
ーンで形成される。

次に、第１図（ｅ）に示すように、上記のフォトレジス
ト１６ａをマスクとして絶縁層１５に工・ンチングを施
すことにより、ａ−５ｔ半導体層１４のチャネル領域上
にフォトレジスト１６ａと同一パターンの絶縁層をブロ
ッキングＮ１７として残置させた後、その上のフォトレ
ジスト１６ａを除去する。

上記ブロッキング層１７は、ゲート電極工２と対向する
箇所に、ゲート電極１２と同一パターンで形成される。

その後の工程は従来と同様である。すなわち、第１図（
ｆ）に示すように、ブロッキング層１７上を含むａ−５
ｉ半導体層１４上の全面に、ａ−５ｉ中にリン等のｎ型
不純物を高濃度に導入してなるコンタクト用のｎ′″−
ａ−５ｉ半導体層１８をプラズマＣＶＤ法等により膜厚
２５０人程度板堆積させ、続いてソース及びドレイン電
極用のクロム膜をスパッタリング法等により膜厚１５０
０人程度度板積させた後、これらをフォトリソグラフィ
法で一括してパターニングすることにより、ブロッキン
グ層１７上からａ−５ｉ半導体層１４上へかけて所定パ
ターンのソース及びドレイン電極１９．２０を形成する
。

以上の工程により、ａ−５ｉ半導体層１４のチャネル領
域上にブロッキング層１７を有する薄膜トランジスタが
得られる。

本実施例によれば、上記第１図（Ｃ）〜（ｅ）に示した
ようにゲート電極をフォトマスクとしてブロッキング層
１７を形成するので、ゲート電極１２と丁度対向する箇
所に、ゲート電極１２と同一パターンのブロッキング層
１７を得ることができる。よって、本実施例によって製
造された薄膜トランジスタには、第２図（ｄ）に示した
ようなソース及びドレイン電極とゲート電極との重なり
部分Ａ、Ｂがほとんどなくなるので、ゲート−ドレイン
間及びゲート−ソース間の寄生容ｉ１　ＣＧｏ　、　Ｃ
Ｇｓを従来よりも大幅に小さくすることができる。従っ
て、トランジスタのスイッチングスピードを著しく向上
させることができる。

また、本実施例では、ゲート電極１２をフォトマスクと
してブロッキング層１７を形成していることから、従来
使用していたブロッキング層形成用のフォトマスクが不
要となり、よって製造コストの削減を図ることもできる
。

なお、ゲート電極Ｉ２の材料は、フォトマスクとしての
役割を十分に果たせる程度に不透明であって、かつゲー
ト電極としての特性が良好なものであれば、上述した材
料に限定されることはない。

同様に、絶縁性基ｖｉｌｌ、ゲート絶縁層１３、ａ−５
ｉ半導体層１４及び絶縁層１５の材料は、いずれも基板
１１の裏面側から照射された光（第１図（Ｃ）参照）が
フォトレジスト１６を十分に露光できる程度に透明であ
って、かつそれぞれの層としての特性が良好なものであ
れば、１述した材料に限定されることはない。ｎ“−ａ
−５ｉ半導体層１８及びソース、ドレイン電極１９．２
０の材料も、上述したものに圧定されない。

また、上述した各層の膜厚も一例であって、この膜厚に
限定されることはない。

〔発明の効果〕

本発明によれば、ブロッキング層をゲート電極と対向す
る箇所に、しかもゲート電極と同一パターンに形成する
ことができるので、従来生じていたゲート電極とソース
及びドレイン電極との重なり部分をなくすことができる
。よって、ゲート−ソース間及びゲート−ドレイン間の
各寄生容量を大幅に低減することができ、従ってスイッ
チングスピードの速い高性能な薄膜トランジスタを実現
することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の薄膜トランジスタの製
造方法の一実施例を示す製造工程図、 第２図（ａ）〜（ｄ）は従来の薄膜トランジスタの製造
方法を示す製造工程図、 第３図はゲート−ソース間及びゲート−ドレイン間に寄
生容量を有する薄膜トランジスタの等価回路を示す回、
路面である。 １１・・・絶縁性基板、 １２　・ ｌ　３　・ ｌ　４　・ １５　・ Ｉ　６　・ ６ａ １７　・ １８　・ １９　・ ２０　・ ゲート電極、 ゲート絶縁層、 ａ−５ｔ半導体層、 絶縁層、 フォトレジスト、 ・フォトレジスト ブロッキング層、 ｎ”−ａ−５３半導体層、 ソース電極、 ドレイン電極。 （非露光部分）

Claims (1)

1. 【特許請求の範囲】 透明な絶縁性基板上にゲート電極をパターン形成する工
   程と、 該ゲート電極上を含む前記基板上にゲート絶縁層、半導
   体層及び絶縁層を順次堆積させる工程と、前記絶縁層上
   にポジタイプのフォトレジストを堆積させる工程と、 前記基板の裏面側から、前記ゲート電極をマスクとして
   前記フォトレジストを露光した後、該フォトレジストを
   現像する工程と、 該現像によって残ったフォトレジストをマスクとして前
   記絶縁層にエッチングを施すことにより、該絶縁層を前
   記ゲート電極と対向する箇所にのみブロッキング層とし
   て残置させる工程と、 該ブロッキング層上から前記半導体層上へかけてソース
   及びドレイン電極をパターン形成する工程とを備えたこ
   とを特徴とする薄膜トランジスタの製造方法。