JPS6341027A - レジストパタ−ン形成方法 - Google Patents
レジストパタ−ン形成方法Info
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- JPS6341027A JPS6341027A JP18470286A JP18470286A JPS6341027A JP S6341027 A JPS6341027 A JP S6341027A JP 18470286 A JP18470286 A JP 18470286A JP 18470286 A JP18470286 A JP 18470286A JP S6341027 A JPS6341027 A JP S6341027A
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- resist film
- pattern
- resist
- ultraviolet beams
- film pattern
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明はＶＬＳＩなどの半導体装置等を製造するために
利用されるレジストパターンの形成方法に関するもので
あシ、特に半導体装置の電極形成の為の多層レジスト膜
によるレジストパターン形成方法に関するものである。
利用されるレジストパターンの形成方法に関するもので
あシ、特に半導体装置の電極形成の為の多層レジスト膜
によるレジストパターン形成方法に関するものである。
（口１ 従来の技術
従来の多層レジスト膜パターンを形成するパターン形成
方法は特開昭６０−３７１７１号公報や特開昭６０−２
１５７４号公報等においてＦＥＴの製造工程の一環とし
て紹介されているが、これとは別に第４図に示すものが
知られている。第４図（ａＪ−（ｅ）は、半導体基板（
ＩＪ上にＲＩＥ （反応性イオンエツチング）に対する
耐性の異なる２種類のレジスト膜（Ｂｌ （Ｃ１を形成
し、上層のレジスト膜（（３１を露光・現像した後、下
層レジスト膜ＣＢ＋を例えば０２ＲＩｇ等で除去するこ
とにより、２層レジスト膜のレジストパターン（Ｄｌ
ｉ形成するというものである。
方法は特開昭６０−３７１７１号公報や特開昭６０−２
１５７４号公報等においてＦＥＴの製造工程の一環とし
て紹介されているが、これとは別に第４図に示すものが
知られている。第４図（ａＪ−（ｅ）は、半導体基板（
ＩＪ上にＲＩＥ （反応性イオンエツチング）に対する
耐性の異なる２種類のレジスト膜（Ｂｌ （Ｃ１を形成
し、上層のレジスト膜（（３１を露光・現像した後、下
層レジスト膜ＣＢ＋を例えば０２ＲＩｇ等で除去するこ
とにより、２層レジスト膜のレジストパターン（Ｄｌ
ｉ形成するというものである。
Ｇ’→ 発明が解決しようとする問題点かかるレジスト
パターンを用いた電極金属のリフトオフ法によるとレジ
スト膜の１部分に蒸着金１ｉＪｉ ｆｆｌ （Ｆｉｌの
カブリ部（Ｅｌ）が生じ、リフトオフ後の電極端面に突
起（Ｅｌ）等が発生しこれが原因で電極間ショート等の
問題が起り易くなる。
パターンを用いた電極金属のリフトオフ法によるとレジ
スト膜の１部分に蒸着金１ｉＪｉ ｆｆｌ （Ｆｉｌの
カブリ部（Ｅｌ）が生じ、リフトオフ後の電極端面に突
起（Ｅｌ）等が発生しこれが原因で電極間ショート等の
問題が起り易くなる。
に）問題点を解決するための手段
本考案は、基板上に第１レジスト膜パターンと第２レジ
スト膜パターンとを含む多層レジスト膜パターンを形成
するレジストパターン形成方法において、基板上に遠紫
外光【感度を有する材料を有する第１レジスト膜を付設
し、この第２レジスト摸上に紫外光に感度を有する材料
を有する第２レジスト膜を付設する工程と、第２レジス
ト膜を選択的にパターニングして第１レジスト膜上に第
２レジスト膜パターンを形成する工程と、該第２レジス
ト膜バ々−ン上を含む前記第１レジスト膜上の全面に遠
紫外光を照射する工程と、次いで第１レジスト膜を現像
処理することによって前記第２レジストＩＩＩパターン
の下にアンダーカットされた第１レジスト膜パターンを
形成する工程とを備えていることを特徴とするレジスト
パターン形成方法である。
スト膜パターンとを含む多層レジスト膜パターンを形成
するレジストパターン形成方法において、基板上に遠紫
外光【感度を有する材料を有する第１レジスト膜を付設
し、この第２レジスト摸上に紫外光に感度を有する材料
を有する第２レジスト膜を付設する工程と、第２レジス
ト膜を選択的にパターニングして第１レジスト膜上に第
２レジスト膜パターンを形成する工程と、該第２レジス
ト膜バ々−ン上を含む前記第１レジスト膜上の全面に遠
紫外光を照射する工程と、次いで第１レジスト膜を現像
処理することによって前記第２レジストＩＩＩパターン
の下にアンダーカットされた第１レジスト膜パターンを
形成する工程とを備えていることを特徴とするレジスト
パターン形成方法である。
（ホ作 用
本発明は第１レジスト膜上の第２レジスト膜に選択的に
第２レジスト膜パターンを形成した後、この第２レジス
ト膜パターンをマスクとして第１レジスト膜に対して高
感度を呈する遠紫外光を付与して感光するようにしてい
るので、第２レジスト膜パターンによって被覆されてい
ない部分を確実ＶＣＭ光させることができる一方、この
第２レジスト膜直下の第１レジスト膜に対してはこの第
１レジスト膜の感光波長に比べて波長の短かい光が付与
されるに過ぎないので、回折等による影響を受ける周辺
部分を除いて露光されず第１レジスト膜パターンを形成
することができる。
第２レジスト膜パターンを形成した後、この第２レジス
ト膜パターンをマスクとして第１レジスト膜に対して高
感度を呈する遠紫外光を付与して感光するようにしてい
るので、第２レジスト膜パターンによって被覆されてい
ない部分を確実ＶＣＭ光させることができる一方、この
第２レジスト膜直下の第１レジスト膜に対してはこの第
１レジスト膜の感光波長に比べて波長の短かい光が付与
されるに過ぎないので、回折等による影響を受ける周辺
部分を除いて露光されず第１レジスト膜パターンを形成
することができる。
（へ）実施例
第１図は本発明方法の１実施例の工程説明図である。先
ずシリコン基板、ＧａＡｓ基板等の半導体基板（１）の
主面上にシリコン酸化膜（２）を保護膜として形成する
。次いで、この保護膜（２）上に遠紫外光に感度を有す
る第１レジスト膜（３）、例えば０ＥＢＲレジスト膜を
１０μｍの厚さで回転塗布形成し、次いで紫外光に感度
を有する第２レジスト膜（４）、例えばＯＭＲレジスト
膜を１５μｍの厚さで回転塗布形成する。
ずシリコン基板、ＧａＡｓ基板等の半導体基板（１）の
主面上にシリコン酸化膜（２）を保護膜として形成する
。次いで、この保護膜（２）上に遠紫外光に感度を有す
る第１レジスト膜（３）、例えば０ＥＢＲレジスト膜を
１０μｍの厚さで回転塗布形成し、次いで紫外光に感度
を有する第２レジスト膜（４）、例えばＯＭＲレジスト
膜を１５μｍの厚さで回転塗布形成する。
しかる後、第２レジスト膜（４）に指定され九条件でプ
リベーク、露光、現像処理までの処理を施し、第２レジ
スト膜（４）に第１図Ｃに示すような第２レジスト膜パ
ターン（４ａ）を形成する。
リベーク、露光、現像処理までの処理を施し、第２レジ
スト膜（４）に第１図Ｃに示すような第２レジスト膜パ
ターン（４ａ）を形成する。
ここで、基板Ｆｉｌの全面に対して第１レジスト膜に指
定された条件で遠紫外光（５）例えば波長λ１（２５０
ｎｍ）を照射し、現像処理を施こすことによって、第２
レジスト膜パターン（４ａ）直下の第１レジスト膜パタ
ーン（３ａ）とこの残された第１ｖシスト膜パターン上
の第２レジストｍ／４ターン（４ａ）とをともに基板（
１１上に残すことができる。このとキ、第２レジスト膜
パターン（４ａ）直下の第１レジスト膜パターン（５ａ
）はその大部分は遠紫外光よりも波長の短かい光（波長
λ２の屈折率約１．５）で照射されることになるが、か
かる短波長の光によっては実質的に露光されない。
定された条件で遠紫外光（５）例えば波長λ１（２５０
ｎｍ）を照射し、現像処理を施こすことによって、第２
レジスト膜パターン（４ａ）直下の第１レジスト膜パタ
ーン（３ａ）とこの残された第１ｖシスト膜パターン上
の第２レジストｍ／４ターン（４ａ）とをともに基板（
１１上に残すことができる。このとキ、第２レジスト膜
パターン（４ａ）直下の第１レジスト膜パターン（５ａ
）はその大部分は遠紫外光よりも波長の短かい光（波長
λ２の屈折率約１．５）で照射されることになるが、か
かる短波長の光によっては実質的に露光されない。
尚、第１レジスト膜パターンの周辺部は遠紫外光の回折
によりて露光され、第２レジスト膜パターン直下の第１
ｖシスト膜パターンは部分的にアンダーカットされる。
によりて露光され、第２レジスト膜パターン直下の第１
ｖシスト膜パターンは部分的にアンダーカットされる。
次に保護膜（２）を除去する場合は第２レジスト膜に指
定された条件でボストベークを行いＣＦ４ＲＩＫ（６１
等によって処理することにより、第１、第２レジスト膜
パターン（３ａ）（４ａ）を残した状態で、これら多層
レジスト膜パターンで覆われていない部分の保護膜を除
去することができる。
定された条件でボストベークを行いＣＦ４ＲＩＫ（６１
等によって処理することにより、第１、第２レジスト膜
パターン（３ａ）（４ａ）を残した状態で、これら多層
レジスト膜パターンで覆われていない部分の保護膜を除
去することができる。
第２図ａ、 ｂと第５図ａＳｂは何れも第１図の方法で
形成した多層レジスト膜を使って金属電極をリフトオフ
法で形成する工程を示している。第２図は多層レジスト
パターン（７）の両側に電極パターン（８ａ）（８ｂ）
を残す例を示し、一方第３図は多層レジストパターン（
７１（７１で挾まれた領域内に電極パターン〔８ｃ）を
残す例を示している。
形成した多層レジスト膜を使って金属電極をリフトオフ
法で形成する工程を示している。第２図は多層レジスト
パターン（７）の両側に電極パターン（８ａ）（８ｂ）
を残す例を示し、一方第３図は多層レジストパターン（
７１（７１で挾まれた領域内に電極パターン〔８ｃ）を
残す例を示している。
これらは何れも、第１図１の状態の基板の全面に電極金
属を真空ａ着技術により形成し念後、第１レジスト膜の
除去によるり７トオフ法によって形成される。
属を真空ａ着技術により形成し念後、第１レジスト膜の
除去によるり７トオフ法によって形成される。
上記実施例では基板と多層レジスト膜との間に保護膜を
介在させるものを示したが、この保護膜は必ずしも必要
ではなく基板上に直接、多層レジスト膜を設けるように
しても良い。
介在させるものを示したが、この保護膜は必ずしも必要
ではなく基板上に直接、多層レジスト膜を設けるように
しても良い。
（ト１ 発明の効果
本発明は基板上に遠紫外光に感度を有する材料を有する
第１レジスト膜とこの第１レジスト膜上に紫外光に感度
を有する材料を有する第２レジスト膜を設け、第２レジ
スト膜に対してパターニングした後、第２レジスト膜パ
ターンをマスクとして第１レジスト膜に対して遠紫外光
を付与して感光するようにしているので、第２レジスト
膜パターン直下の第１レジスト膜パターンをアンダーカ
ットした状態で残すことができ、このようにして形成し
た多層レジスト膜を使って第１レジスト膜パターンのリ
フトオフ法で所定形状の電極を形成することができる。
第１レジスト膜とこの第１レジスト膜上に紫外光に感度
を有する材料を有する第２レジスト膜を設け、第２レジ
スト膜に対してパターニングした後、第２レジスト膜パ
ターンをマスクとして第１レジスト膜に対して遠紫外光
を付与して感光するようにしているので、第２レジスト
膜パターン直下の第１レジスト膜パターンをアンダーカ
ットした状態で残すことができ、このようにして形成し
た多層レジスト膜を使って第１レジスト膜パターンのリ
フトオフ法で所定形状の電極を形成することができる。
第１図は本発明方法の１実施例の工程説明図、第２図、
第３図は何れもリフトオフ工程の説明図、第４図は従来
のレジストパターン形成方法の工程説明図である。 （１）・・・基板、（３１ｆ４１・・・第１、第２レジ
スト膜、（３ａ）（４ａ）・・・第１、第２レジスト膜
パターン。
第３図は何れもリフトオフ工程の説明図、第４図は従来
のレジストパターン形成方法の工程説明図である。 （１）・・・基板、（３１ｆ４１・・・第１、第２レジ
スト膜、（３ａ）（４ａ）・・・第１、第２レジスト膜
パターン。
Claims (1)
- （１）基板上に第１レジスト膜パターンと第２レジスト
膜パターンとを含む多層レジスト膜パターンを形成する
レジストパターン形成方法において、基板上に遠紫外光
に感度を有する材料を有する第１レジスト膜を付設し、
この第１レジスト膜上に紫外光に感度を有する材料を有
する第２レジスト膜を付設する工程と、第２レジスト膜
を選択的にパターニングして第１レジスト膜上に第２レ
ジスト膜パターンを形成する工程と、該第２レジスト膜
パターン上を含む前記第１レジスト膜上の全面に遠紫外
光を照射する工程と、次いで第１レジスト膜を現像処理
することによつて前記第２レジスト膜パターンの下にア
ンダーカットされた第１レジスト膜パターンを形成する
工程とを備えていることを特徴とするレジストパターン
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18470286A JPS6341027A (ja) | 1986-08-06 | 1986-08-06 | レジストパタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18470286A JPS6341027A (ja) | 1986-08-06 | 1986-08-06 | レジストパタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341027A true JPS6341027A (ja) | 1988-02-22 |
Family
ID=16157879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18470286A Pending JPS6341027A (ja) | 1986-08-06 | 1986-08-06 | レジストパタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341027A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272519B1 (ko) * | 1997-12-29 | 2000-12-01 | 김영환 | 반도체소자의 패터닝방법 |
-
1986
- 1986-08-06 JP JP18470286A patent/JPS6341027A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272519B1 (ko) * | 1997-12-29 | 2000-12-01 | 김영환 | 반도체소자의 패터닝방법 |
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