JPS6340342A - 多層配線の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、ＩＣ製造工程中で多層配線を形成する方法
に関するものである。

〔従来の技術〕

第２図（ａ）、　（ｂ）、　（０）、　（ｄ）は従来の
成膜方法により、多層配線層を形成する工程を説明する
断面図である。第２図において、１は半導体基板、２は
半導体基板上に形成されたポリシリコン層、３は半導一
体基板１及びポリシリコン層２上に形成された下敷酸化
膜、４は下層配線層となるポリシリコン、５は上層配線
層となるメタルシリサイドである。

第２図（ｅ）、　（ｆ）は従来の異方性度の高いドライ
エヅチング方法により、多層配線を形成する工程を説明
する断面図である０図において、６は所望の配線幅を得
るために形成されたレジストで、エツチング時に配線層
を残すためのマスクとなるもの　　　゛である。

次に、従来の成膜方法による工程におけるエツチング時
の作用について説明する。まず第２図に示すように、半
導体基板１上に、ポリシリコン層２、下敷酸化膜３．配
線１ｍ４．５を順次形成した後、フォトレジスト６のパ
ターンを形成し、異方性度の高いドライエツチングによ
りエツチングすると、第２図（ｆ）のような配線形状と
、ポリシリコン層２と半導体基板１とで形成されている
段差部下部の配線層４のエツチング残とが形成される。

〔発明が解決しようとする問題点〕

従来の多層配線の形成方法は以上のように構成されてい
るので、段差部下部にエツチング残が生じやすく、これ
を除去するには、下敷酸化膜へのダメージと、配線幅の
減少を招くなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、段差部にエツチング残が形成されることを防
止できるとともに、所望の配線幅を確保することができ
る多層配線の形成方法を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る多層配線の形成方法は、下層配線層を形
成した後の上層配線層形成時に、まず１回目に所望膜厚
の何割かの膜厚の層を形成し、その１回目の形成層上に
、所望の配線幅を得るためのドライエツチング時のマス
クとなるレジストパターンを形成し、等方性ドライエツ
チングによりレジストパターン下部の層を残しながらこ
の形成層の膜厚の何割かをエツチングし、この後、レジ
ストを除去し、再度上層配線層を１回目とのトータルで
所望の膜厚となる様に形成し、必要であればさらにその
上の配線層を同様の工程を繰り返して形成した後〜その
最上層上に所望の線幅を持つフォトレジストパターンを
形成し、レジスト下部の層を残し異方性の強いエツチン
グで配線層を除去するよ゛うにしたものである。

〔作用〕

この発明における多層配線形成方法は、多層配線層上層
膜の、下層膜により形成された段差部でのストレスを利
用したものである。

即ち通常特に等方性の強いドライエツチングにおいては
ストレス部分がエツチング除去され易いが、この効果に
より、１回目の上層膜エツチング時に段差部分の膜厚を
減少させてお（ことができ、また段差部分にくぼみが生
じ、２回目の上層膜形成時には段差部でのストレスの増
加、あるいは切断が生じ、この後のエツチングでの段差
部エツチングスピード増速効果がより増大され、最終的
に異方性度の高いエツチング方法を用いても、段差部で
のエツチング残を生じさせずに、所望の配線を形成でき
る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、１は半導体基板、２は基板１上に形成され
たポリシリコン配線層、３は基板１及びポリシリコン１
ｉ２上に形成された下敷酸化膜、４は下層配線層のポリ
シリコン層、７は上層配線層のメタルシリサイドを従来
の１／２の膜厚骨だけ形成した上層第１配線層である。

６は上層第１配線層７を８０％ぐらいまでエツチング除
去するときのマスクとなるフォトレジストパターンであ
る。８は上層第１配線層７のエツチング後、フォトレジ
スト６を除去し、上層第１配線層７の上に形成された上
層第２配線層のメタルシリサイドで、従来の上層配線層
の膜厚の１／２である。

９は、所望の配線幅を得るために、ドライエツチング時
のマスクとして上層第２配線層８のメタルシリサイド上
に形成されたフォトレジストパターンである。

次に、多層配線の形成工程について説明する。

まず、第１図（ａ）に示す半導体基板１上にポリシリコ
ンの配線層２が形成されている基板上に、第１図（ト）
）に示すように、下敷酸化膜３を形成する。

次に第１図（Ｃ）に示すように、下敷酸化膜３上に、下
層配線層となるポリシリコン層４を形成する。

次に第１図（ｄ）に示すようにポリシリコン層４上に上
層第１配線層のメタルシリサイド層７を従来の上層配線
膜厚の１／２の厚さで形成する。次に、第１図＜ｅ＞に
示すように、メタルシリサイド層７上に、所望の配線幅
を持つフォトレジストパターン６をドライエツチング時
のマスクとして形成する。

次に第１図（ｆｌに示すように上層第１配線層（メタル
シリサイド）７０８０％を、等方性ドライエツチングで
、エツチング除去する。

次に第１図（ｇ）に示すように上記のエツチング後・フ
ォトレジスト６を除去する。次に、第１図（ｈ）に示す
ように、フォトレジスト６が除去された、一部分下層配
線層４が露出しているメタルシリサイド層７上に、さら
に、メタルシリサイドＮ８を、メタルシリサイド層７の
形成時と同じ膜厚だけスパッタリング形成する。この時
、段差部の下層配線層のくぼみのために、この部分のメ
タルシリサイドＭ８は、完全にはこのくぼみ上をカバー
できずに、非常に薄くなるか、あるいは切断される。

次に、第１図（１）に示すように、上層配線層の上層第
２配線層（メタルシリサイド）８上に、所望の配線幅を
持つフォトレジストパターン９を、ドライエツチング時
のマスクとして形成する。次に第１図（」）に示すよう
に、第１図（１）のフォトレジスト９をマスクとして多
層配線材料４，７．８を下敷酸化膜３が露出するまで、
異方性の強いドライエツチングで除去する。上記エツチ
ング除去後、第１図（ト））に示すように、フォトレジ
ストパターン９の下部に、所望の幅を持つ多層配線が形
成される。

なお、上記実施例では、２層からなる多層配線の形成方
法について示したが、これが、より多層になっても、同
様な効果を奏する。また、多層配線材料としてポリシリ
コンとメタルシリサイドについて示したが、他の金属膜
でもよい。

また、上記実施例では、多層配線の上層膜形成時に、１
／２ずつ２回に分割した例を示したが、この割合はそれ
に限定されるものではなく、他の割合でも同様の効果を
奏する。また、多層配線の上層第１配線層のエツチング
度合を８０％としたが、他のエツチング度合であっても
同様の効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、上層配線層のスパッ
タ成膜を２回に分割し、１回目のスパッタ後、等方性の
強いドライエツチングを加えて段差部分での上層膜のス
トレスの増大を生じさせ・２回目のスパッタ後のドライ
エツチング時に異方性の強いエツチングを行ったので、
段差部にエツチング残が生じる事な（、所望の幅を持つ
多層配線が容易に得られる効果がある。

【図面の簡単な説明】

第１図は、この発明の多層配線の形成方法の一実施例の
工程を示す断面図、第２図は、従来の多層配線の形成方
法の工程を示す断面図である。 図において、１は半導体基板、２はポリシリコン配線層
、３は下敷酸化膜、４は下層配線層、５は上層配線層、
６．９はレジストパターン、７は上層第１配線層、８は
、上層第２配線層である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）段差が形成されている半導体基板上に下敷酸化膜
   を形成し、該酸化膜上に複数の配線層を形成し、エッチ
   ングによりパターニングする多層配線の形成方法におい
   て、 下層配線層を形成する第１の工程と、 第１の上層配線層を目標の上層配線膜厚の何割かの膜厚
   で形成した後、パターニングのためのレジストを形成し
   、上記第１の上層配線層の膜厚の何割かを等方性の強い
   エッチングで除去する第２の工程と、 上記レジストを除去し、第２の上層配線層を上記第１の
   上層配線層との和が目標の上層配線膜厚となる膜厚で形
   成する第３の工程と、 上記第２、第３の工程を必要に応じ繰り返した後、パタ
   ーニングのためのレジストを形成し、上記第１、第２の
   上層配線層及び下層配線層を異方性の強いエッチングで
   除去する第４の工程を含む多層配線の形成方法。